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1、(10)申请公布号 CN 104049203 A (43)申请公布日 2014.09.17 CN 104049203 A (21)申请号 201410171098.7 (22)申请日 2014.04.25 G01R 31/317(2006.01) (71)申请人 三星半导体 （中国） 研究开发有限公 司 地址 215021 江苏省苏州市工业园区国际科 技园科技广场 7 楼 申请人 三星电子株式会社 (72)发明人 王金城 (74)专利代理机构 北京铭硕知识产权代理有限 公司 11286 代理人 王兆赓 张川绪 (54) 发明名称 具有边界扫描测试功能的管脚和包括该管脚 的集成电路 (57) 摘。
2、要 本发明公开了一种具有边界扫描测试功能的 管脚和包括该管脚的集成电路。所述管脚包括至 少一个边界扫描寄存器、 边界扫描信号输入引脚、 边界扫描信号输出引脚以及从 TAP 控制器接收边 界扫描控制信号的 TAP 控制信号端。由于根据本 发明所提供的管脚中集成了边界扫描寄存器， 从 而减少了芯片实现过程中管脚的输入、 输出和控 制信号的 JTAG 测试逻辑在管脚以外的插入， 同时 在布局布线中， 可以避免由于管脚的输入、 输出和 控制信号的 JTAG 测试逻辑的位置所带来的时序 方面的负面影响， 有利于时序的快速收敛。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 3 页 (。
3、19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图3页 (10)申请公布号 CN 104049203 A CN 104049203 A 1/1 页 2 1. 一种用于集成电路的管脚， 其特征在于包括 ： 至少一个边界扫描寄存器 ； 边界扫描信号输入引脚 ； 边界扫描信号输出引脚 ； 以及 从测试访问端口控制器接收边界扫描控制信号的测试访问端口控制信号端。 2. 根据权利要求 1 所述的管脚， 其特征在于， 所述测试访问端口控制信号端包括从测 试访问端口控制器接收时钟信号的测试时钟输入端和从测试访问端口控制器接收测试模 式选择信号的测试模式选择端。 3. 。
4、根据权利要求 1 所述的管脚， 其特征在于， 当所述管脚为输入管脚时， 所述管脚包括 用于接收信号的信号输入引脚， 且所述至少一个边界扫描寄存器包括连接到所述输入引脚 的一个输入边界扫描寄存器。 4. 根据权利要求 1 所述的管脚， 其特征在于， 当所述管脚为输出管脚时， 所述管脚还包 括用于输出信号引脚信号输出引脚， 且所述至少一个边界扫描寄存器包括连接到所述输出 引脚的一个输出边界扫描寄存器。 5. 根据权利要求 1 所述的管脚， 其特征在于， 当所述管脚为输入 / 输出管脚时， 所述管 脚还包括用于接收信号的信号输入引脚和用于输出信号引脚信号输出引脚， 且所述至少一 个边界扫描寄存器包括。
5、分别连接到输入引脚和输出引脚的输入边界扫面寄存器和输出边 界扫描寄存器。 6. 根据权利要求 1 所述的管脚， 其特征在于， 当所述管脚为三态管脚时， 所述管脚还包 括用于接收信号的信号输入引脚、 用于输出信号引脚信号输出引脚和用于接收控制信号的 控制信号引脚， 且所述至少一个边界扫描寄存器包括分别连接到所述输入引脚、 输出引脚 和控制信号引脚的输入边界扫描寄存器、 输出边界扫描寄存器和控制边界扫描寄存器。 7. 根据权利要求 1 所述的管脚， 其特征在于， 所述至少一个边界扫描寄存器为基于 JTAG 扫描测试的边界扫描寄存器。 8. 根据权利要求 7 所述的管脚， 其特征在于， 至少一个边界。
6、扫描寄存器经由所述边界 扫描信号输入引脚和边界扫描信号输出引脚与其它管脚相连而形成用于 JTAG 扫描链。 9. 一种具有如权利要求 1-8 中的任一权利要求所述的管脚的集成电路。 权 利 要 求 书 CN 104049203 A 2 1/4 页 3 具有边界扫描测试功能的管脚和包括该管脚的集成电路 技术领域 0001 本发明涉及集成电路领域， 更具体地讲， 涉及一种内置了边界扫描寄存器的管脚 和包括这种管脚的集成电路。 背景技术 0002 边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。所谓 “边 界” 是指测试电路被设置在集成电路器件逻辑功能电路的四周， 位于靠近器件输入、 。
7、输出和 控制引脚的边界处。所谓 “扫描” 是指连接器件各输入、 输出和控制引脚的测试电路实际上 是一组串行移位寄存器， 这种串行移位寄存器被叫做 “扫描路径” ， 沿着这条路径可输入由 “0” 和 “1” 组成的各种编码， 对电路进行 “扫描” 式检测， 从输出结果判断其是否正确。 0003 图1为示出基于现有技术的集成电路芯片的顶层结构的示意图。 如图1所示， 在每 个将被测试的管脚 (PAD) 附近均布置有由寄存器和组合逻辑组成的边界扫描寄存器 (BSR ： boundary scan register)， 同时， 根据管脚是单一输入、 单一输出、 输入输出还是三态管脚 而在其附近布置的边。
8、界扫描寄存器的数量也不同。例如， 对于如图 2 所示的具有输入引脚 input、 输出引脚output和控制引脚control的三态管脚， 其附近应布置三个边界扫描寄存 器。 0004 如图 1 所示， 所有的边界扫描寄存器均连接到集成电路信号内部逻辑 (Core)， 且 所有的边界扫描寄存器按照移动的顺序连接起来， 从而构成一根 JTAG 扫描链。用于 JTAG 扫描测试的测试数据输入 (TDI)、 测试时钟输入 (TCK)、 测试模式选择 (TMS)、 测试复位输入 (TRST) 和测试数据输出 (TDO) 相关的信号由测试访问端口 (TAP) 控制器提供或输入到 TAP 控制器， 从而由。
9、TAP控制器实现JTAG扫描链的控制， 从而实现管脚的输入、 输出和控制信号 的测试。外部激励通过 TAP 控制器的 TDI 依次移位进入每个边界扫描寄存器， 然后对被测 PAD的输入管脚施加激励进行测试， 最后将测试结果依次从TDO移出或者并行从被测PAD输 出管脚输出。通过观测 TDO 和被测 PAD 输出管脚的输出结果， 来判断 PAD 的连接是否出现 问题。 0005 如上所述， 每个边界扫描寄存器都是由寄存器和组合逻辑构成， 组合逻辑将功能 路径和测试路径分开， 并且可以在功能模式和测试模式下进行路径的切换。功能路径是管 脚与内部逻辑之间的连接路径， 由于边界扫描寄存器的插入， 管脚。
10、和内部逻辑之间存在多 个边界扫描寄存器单元， 因此功能路径受到了边界扫描寄存器位置的影响。 0006 为了更好的时序和不影响功能路径， 在集成电路的布局布线过程中， 必须将边界 扫描寄存器放置在每个被测管脚的旁边， 特别是边界扫描寄存器内部的组合逻辑， 因为组 合逻辑将切换功能路径和测试路径， 组合逻辑的位置直接影响功能路径， 如果路径选择的 组合逻辑放置的距离管脚很远， 那么功能路径将会受到很大影响。 发明内容 0007 鉴于现有技术中存在的上述问题， 本发明提供了一种集成了边界扫描测试功能的 说 明 书 CN 104049203 A 3 2/4 页 4 管脚和包括该管脚的集成电路。 000。
11、8 根据本发明的一方面， 提供了一种用于集成电路的管脚， 所述管脚包括至少一个 边界扫描寄存器、 边界扫描信号输入引脚、 边界扫描信号输出引脚以及从测试访问端口 (TAP) 控制器接收边界扫描控制信号的 TAP 控制信号端。 0009 优选地， 所述 TAP 控制信号端包括从 TAP 控制器接收时钟信号的测试时钟输入端 和从 TAP 控制器接收测试模式选择信号的测试模式选择端。 0010 优选地， 当所述管脚为输入管脚时， 所述管脚包括用于接收信号的信号输入引脚， 且所述至少一个边界扫描寄存器包括连接到所述输入引脚的一个输入边界扫描寄存器。 0011 优选地， 当所述管脚为输出管脚时， 所述管。
12、脚还包括用于输出信号引脚信号输出 引脚， 且所述至少一个边界扫描寄存器包括连接到所述输出引脚的一个输出边界扫描寄存 器。 0012 优选地， 当所述管脚为输入 / 输出管脚时， 所述管脚还包括用于接收信号的信号 输入引脚和用于输出信号引脚信号输出引脚， 且所述至少一个边界扫描寄存器包括分别连 接到输入引脚和输出引脚的输入边界扫面寄存器和输出边界扫描寄存器。 0013 优选地， 当所述管脚为三态管脚时， 所述管脚还包括用于接收信号的信号输入引 脚、 用于输出信号引脚信号输出引脚和用于接收控制信号的控制信号引脚， 且所述至少一 个边界扫描寄存器包括分别连接到所述输入引脚、 输出引脚和控制信号引脚的。
13、输入边界扫 描寄存器、 输出边界扫描寄存器和控制边界扫描寄存器。 0014 优选地， 所述至少一个边界扫描寄存器为基于 JTAG 扫描测试的边界扫描寄存器。 0015 优选地， 至少一个边界扫描寄存器经由所述边界扫描信号输入引脚和边界扫描信 号输出引脚与其它管脚相连而形成用于 JTAG 扫描链。 0016 根据本发明的另一方面， 提供了一种具有如上所述的管脚的集成电路。 0017 由于根据本发明所提供的管脚中集成了边界扫描寄存器， 从而减少了芯片实现过 程中管脚的输入、 输出和控制信号的 JTAG 测试逻辑在管脚以外的插入， 同时在布局布线 中， 可以避免由于管脚的输入、 输出和控制信号的 J。
14、TAG 测试逻辑的位置所带来的时序方面 的负面影响， 有利于时序的快速收敛。 附图说明 0018 通过下面结合附图对实施例进行的描述， 本发明的这些和 / 或其他方面和优点将 会变得清楚和更易于理解， 其中 ： 0019 图 1 为示出基于现有技术的集成电路芯片的顶层结构的示意图 ； 0020 图 2 为示出三态管教的示意图 ； 0021 图 3 为示出根据本发明的示例性实施例的集成了边界扫描寄存器的管脚的示图 ； 0022 图4A、 图4B和图4C为分别示出控制边界扫描寄存器、 输出边界扫描寄存器和输入 边界扫描寄存器的示意图 ； 0023 图 5 为示出根据本发明的示例性实施例的具有集成了。
15、边界扫描寄存器的管脚的 集成电路的顶层结构的示意图。 具体实施方式 说 明 书 CN 104049203 A 4 3/4 页 5 0024 现在对本发明实施例进行详细的描述， 其示例表示在附图中， 其中， 相同的标号始 终表示相同部件。下面通过参照附图对实施例进行描述以解释本发明。 0025 根据本发明的技术方案， 在设计集成电路或管脚 (PAD) 库单元设计过程中， 将边 界扫描寄存器 (BSR) 集成到 PAD 中， 并且 PAD 内部的 BSR 完成局部 JTAG 扫描连的连接， 因 此在芯片设计过程中， 只需要插入位置不敏感的 TAP 控制逻辑， 并把 PAD 的 BSR 相关信号连 。
16、接起来即可实现边界扫面测试电路。 0026 图 3 为示出根据本发明的示例性实施例的集成了边界扫描寄存器的管脚的示图。 图 3 所示的管脚 PAD 为三态管脚， 即， 其包括了输入引脚 input、 输出引脚 output 和控制引 脚 control。 0027 此外， 图 3 所示的管脚 PAD 还集成了边界扫描寄存器， 即， 所述管脚 PAD 还包括了 连接到控制引脚 control 的第一边界扫描寄存器 110、 连接到输出引脚 output 的第二边界 扫描寄存器 120 和连接到输入引脚 input 的第三边界扫描寄存器 130。 0028 图3中第一边界扫描寄存器110、 第二边。
17、界扫描寄存器120和第三边界扫描寄存器 130可分别被实现为如图4A所示的控制边界扫描寄存器、 图4B所示的输出边界扫描寄存器 和图 4C 所示的输入边界扫描寄存器。由于图 4A 所示的控制边界扫描寄存器、 图 4B 所示的 输出边界扫描寄存器和图 4C 所示的输入边界扫描寄存器与现有技术中使用的控制边界扫 描寄存器、 输出边界扫描寄存器和输入边界扫描寄存器的结构相似， 因此在此不再赘述。 0029 另外， 图 3 所示的管脚 PAD 还可包括边界扫描信号输入引脚 SI 和边界扫描信号输 出引脚SO。 所述边界扫描信号输入引脚SI和边界扫描信号输出引脚SO用于其它管脚进行 信号交换， 即， 经。
18、由所述边界扫描信号输入引脚 SI 从其它管脚将信号接收至管脚 PAD 并经 由所述边界扫描信号输出引脚 SO 将信号从所述管脚 PAD 输出到其它引脚。 0030 此外， 图3所示的管脚PAD还可包括从TAP控制器接收边界扫描控制信号的TAP控 制信号端 CLOCK/MODE。例如， 所述的 TAP 控制信号端 CLOCK/MODE 包括从 TAP 控制器接收时 钟信号的测试时钟输入引脚和从 TAP 控制器接收测试模式选择信号的测试模式选择引脚。 0031 上面结合图 3 描述了集成了边界扫描寄存器的三态管脚的实施例。结合图 3 所描 述的技术方案可应用于仅具有输入引脚、 仅具有输出引脚和具有。
19、输入和输出引脚的管脚。 0032 例如， 当管脚为仅具有输入引脚的管脚时， 其可仅包括连接到输入引脚的如图 3 所示的第三边界扫描寄存器 130 的输入边界扫描寄存器。 0033 例如， 当管脚为仅具有输出引脚的管脚时， 其可仅包括连接到输出引脚的如图 3 所示的第二边界扫描寄存器 120 的输出边界扫描寄存器。 0034 例如， 当管脚为具有输入引脚和输出引脚的管脚时， 其可包括连接到输入引脚的 如图3所示的第三边界扫描寄存器130的输入边界扫描寄存器以及连接到输出引脚的如图 3 所示的第二边界扫描寄存器 120 的输出边界扫描寄存器。 0035 下面， 结合图 5 描述具有集成了边界扫描寄。
20、存器的集成电路。图 5 为示出根据本 发明实施例的具有集成了边界扫描寄存器的集成电路的示意图。 0036 如图 5 所示， 根据本发明实施例的集成电路包括了内部逻辑 CORE、 测试访问端口 (TAP)控制器200以及多个管脚， 其中， 所述多个管脚包括上面参照图3所描述的输入管脚、 输出管脚、 输入输出管脚以及三态管脚。 0037 这里， TAP 控制器 200 具有用于 JTAG 扫描测试的测试输入输入 (TDI) 引脚、 测试 说 明 书 CN 104049203 A 5 4/4 页 6 时钟输入 (TCK) 引脚、 测试模式选择 (TMS) 引脚、 测试复位输入 (TRST) 引脚和测。
21、试数据输 出 (TDO) 引脚。由于 TAP 控制 200 及其引脚可由现有技术的 TAP 控制器及其引脚实现， 因 此省略对其的描述。 0038 同时， 如上所述， 所述集成了边界扫描寄存器的多个管脚 PAD 中的每一个管脚均 包括了边界扫描信号输入引脚 SI 和边界扫描信号输出引脚 SO。 0039 图 5 所示的集成电路的多个管脚所包括的边界扫描寄存器通过各自的边界扫描 信号输入引脚 SI 和边界扫描信号输出引脚 SO 顺序串联， 从而形成一条 JTAG 扫描链， 即， 形 成了 TAP 控制器的 TDI 引脚 SI SO SI. SO SI SO TAP 控制器 的 TDO 的 JTA。
22、G 扫描链， 这里， SI 和 SO 分别表示向边界扫描寄存器的扫描输入或从边界扫 描寄存器的扫描输出。 0040 由于现有技术的 JTAG 扫描技术可应用于如图 5 所示的集成电路的 JTAG 扫描， 因 此省略对图 5 所示的集成电路的 JTAG 扫描方案的描述。 0041 根据本发明的技术方案中， 由于将边界扫描寄存器 (BSR) 集成到了管脚 (PAD)， 因 此边界扫描寄存器及其内部的组合逻辑的位置被限制在了 PAD 内部， 所以集成电路的布局 布线过程中， 不需要考虑 BSR 相关逻辑的放置， 功能路径不会由于组合逻辑的位置而受到 影响， 更有利于时序快速收敛。 0042 虽然已表示和描述了本发明的一些实施例， 但本领域技术人员应该理解， 在不脱 离由权利要求及其等同物限定其范围的本发明的原理和精神的情况下， 可以对这些实施例 进行修改。 说 明 书 CN 104049203 A 6 1/3 页 7 图 1 图 2 图 3 说 明 书 附 图 CN 104049203 A 7 2/3 页 8 图 4A 图 4B 圈 4C 说 明 书 附 图 CN 104049203 A 8 3/3 页 9 图 5 说 明 书 附 图 CN 104049203 A 9 。