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1、10申请公布号CN104205233A43申请公布日20141210CN104205233A21申请号201280072098022申请日20120330G11C29/12200601G11C11/406320060171申请人英特尔公司地址美国加利福尼亚州72发明人D科布拉D齐默曼VK纳塔拉简74专利代理机构中国专利代理香港有限公司72001代理人臧永杰马永利54发明名称用于堆叠的存储器架构的内建自测试57摘要本发明公开了用于堆叠的存储器架构的内建自测试。存储器设备的实施例包括存储器堆叠，其包括一个或多个DRAM（动态随机存取存储器）元件；和用于控制存储器堆叠的系统元件。所述系统元件包括用以。
2、针对存储器堆叠而生成写测试事件或读测试事件的内建自测试（BIST）引擎、用以从BIST引擎接收用于写测试事件或读测试事件的测试数据的测试接口，以及存储器控制器，存储器控制用以从测试接口接收测试数据的至少一部分并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。85PCT国际申请进入国家阶段日2014093086PCT国际申请的申请数据PCT/US2012/0314382012033087PCT国际申请的公布数据WO2013/147844EN2013100351INTCL权利要求书3页说明书10页附图7页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书10页附图7页1。
3、0申请公布号CN104205233ACN104205233A1/3页21一种存储器设备，包括存储器堆叠，其包括一个或多个DRAM（动态随机存取存储器）元件；和用于控制存储器堆叠的系统元件，所述系统元件包括用以针对存储器堆叠而生成写测试事件或读测试事件的内建自测试（BIST）引擎，用以从BIST引擎接收用于写测试事件或读测试事件的测试数据的测试接口，和存储器控制器，存储器控制用以从测试接口接收测试数据的至少一部分并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。2根据权利要求1所述的存储器设备，其中用于写测试事件的测试数据包括写使能、要被写至的存储器地址以及要在存储器地址处被写的数据。。
4、3根据权利要求1所述的存储器设备，其中用于读测试事件的测试数据包括读使能、要被读自的存储器地址以及用于比较的预期数据。4根据权利要求1所述的存储器设备，其中所述测试接口包括用于存储用于写测试事件或读测试事件的测试数据的测试数据存储器。5根据权利要求4所述的存储器设备，其中所述测试数据存储器是FIFO（先进先出）存储器。6根据权利要求4所述的存储器设备，其中所述测试数据存储器用以响应于存储器的存储状态或存储器控制器的状态而向BIST引擎提供信号。7根据权利要求6所述的存储器设备，其中所述信号是用于BIST引擎的时钟禁用信号。8根据权利要求4所述的存储器设备，其中所述测试接口此外包括状态机，所述状。
5、态机用以从存储器获得用于写测试事件或读测试事件的测试数据的至少一部分。9根据权利要求8所述的存储器设备，其中所述状态机用以将用于写测试事件或读测试事件的测试数据的至少一部分提供至格式器，所述格式器用以针对DRAM存储器来格式化所述测试数据。10根据权利要求4所述的存储器设备，其中所述测试接口此外包括比较器，所述比较器用以将响应于读测试事件而从存储器堆叠所获得的数据与预期数据进行比较。11根据权利要求10所述的存储器设备，其中所述比较器用以响应于所获得数据与预期数据的比较而生成信号。12根据权利要求11所述的存储器设备，其中所述信号是去往BIST引擎的信号以指示比较的失败。13一种方法，包括由系。
6、统元件的内建自测试（BIST）引擎生成测试事件，所述测试事件是针对存储器设备的DRAM（动态随机存取存储器）存储器的读测试事件或写测试事件；在系统元件的测试接口处接收测试数据；将所述测试数据的至少一部分提供至存储器设备的存储器控制器；以及由存储器控制器来实现测试事件。14根据权利要求13所述的方法，其中在测试接口处接收测试数据包括将测试数据存储在测试数据存储器中。15根据权利要求14所述的方法，此外包括响应于存储器的存储状态或存储器控制器权利要求书CN104205233A2/3页3的状态而向BIST引擎提供信号。16根据权利要求15所述的方法，其中所述信号是用于BIST引擎的时钟禁用信号。17。
7、根据权利要求14所述的方法，此外包括在将测试数据的至少一部分提供至存储器控制器之前对测试数据的至少一部分进行格式化，其中所述格式化是以与DRAM存储器相兼容的格式。18根据权利要求15所述的方法，此外包括在测试接口处接收响应于读测试事件而由存储器控制器从DRAM存储器所读取的数据。19根据权利要求18所述的方法，此外包括将读自DRAM存储器的数据与针对存储在测试数据存储器中的数据的预期值进行比较。20一种系统，包括用于处理数据的处理器；用于存储数据的闪存；和DRAM（动态随机存取存储器设备）设备，其包括存储器堆叠，其包括一个或多个DRAM元件；和用于控制存储器堆叠的系统元件，所述系统元件包括用。
8、以针对存储器堆叠而生成写测试事件或读测试事件的内建自测试（BIST）引擎，用以从BIST引擎接收用于写测试事件或读测试事件的测试数据的测试接口，和存储器控制器，存储器控制用以从测试接口接收测试数据的至少一部分并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。21根据权利要求20所述的系统，其中所述测试接口包括用于存储用于写测试事件或读测试事件的测试数据的测试数据存储器。22根据权利要求21所述的系统，其中所述测试数据存储器是FIFO（先进先出）存储器。23根据权利要求21所述的系统，其中所述测试接口此外包括状态机，所述状态机用以从DRAM获得用于写测试事件或读测试事件的测试数据的至少。
9、一部分。24根据权利要求21所述的系统，其中所述测试接口此外包括比较器，所述比较器用以将响应于读测试事件而从存储器堆叠所获得的数据与预期数据进行比较。25根据权利要求21所述的系统，其中所述系统是平板计算机。26一种非暂时性计算机可读存储介质，其已在其上存储了表示指令序列的数据，所述指令序列当被处理器执行时使得处理器执行操作，所述操作包括由系统元件的内建自测试（BIST）引擎生成测试事件，所述测试事件是针对存储器设备的DRAM存储器的读测试事件或写测试事件；在系统元件的测试接口处接收测试数据；将所述测试数据的至少一部分提供至存储器设备的存储器控制器；以及由存储器控制器来实现测试事件。27根据权。
10、利要求26所述的介质，此外包括指令，所述指令当被处理器执行时使得处理器执行操作，所述操作包括在将测试数据的至少一部分提供至存储器控制器之前对测试数据的至少一部分进行格式化，其中所述格式化是以与DRAM存储器相兼容的格式。权利要求书CN104205233A3/3页428根据权利要求26所述的介质，此外包括指令，所述指令当被处理器执行时使得处理器执行操作，所述操作包括在测试接口处接收响应于读测试事件而由存储器控制器从DRAM存储器所读取的数据。29根据权利要求26所述的介质，此外包括指令，所述指令当被处理器执行时使得处理器执行操作，所述操作包括将读自DRAM存储器的数据与针对存储在测试数据存储器中。
11、的数据的预期值进行比较。权利要求书CN104205233A1/10页5用于堆叠的存储器架构的内建自测试技术领域0001本发明的实施例一般地涉及电子设备的领域，并且更具体地涉及用于堆叠的存储器架构的内建自测试。背景技术0002为了为计算操作提供更为密集的存储器，已经发展了涉及具有多个紧密耦合的存储器元件的存储器设备（其可以被称作3D堆叠的存储器或堆叠的存储器）的概念。3D堆叠的存储器可以包括所耦合的DRAM（动态随机存取存储器）存储器元件的层或封装，其可以被称作存储器堆叠。堆叠的存储器可以被用来在单个设备或封装中提供大量计算机存储器，其中所述设备或封装还可以包括某些系统组件，诸如存储器控制器和C。
12、PU（中央处理单元）。0003虽然堆叠的存储器技术允许为各种各样的不同设备提供存储器设备，但是堆叠的存储器架构在个体存储器设备的制造中产生附加成本和复杂度，以及利用了可能生成存储器设备中缺陷的过程和结构。0004然而，用于常规存储器的测试可能不足以用于堆叠的存储器设备，所述堆叠的存储器设备包括由系统元件所控制的多个互连的存储器层。附图说明0005在附图的各图中作为示例而非作为限制地图示了本发明的实施例，其中同样的参考标号指代类似的元件。0006图1图示了3D堆叠的存储器的实施例；图2图示了用于堆叠的存储器架构的内建自测试的实施例；图3图示了用于堆叠的存储器架构的内建自测试的实施例的组件；图4A。
13、是用以图示用于堆叠的存储器的数据写自测试过程的实施例的流程图；图4B是用以图示用于堆叠的存储器的数据读自测试过程的实施例的流程图；图5是包括用于堆叠的存储器内建自测试的元件的装置或系统的实施例的图示；和图6图示了包括具有内建自测试元件的堆叠存储器的计算系统的实施例。具体实施方式0007本发明的实施例一般而言目的在于用于堆叠的存储器架构的内建自测试。0008如本文所使用的“3D堆叠的存储器”（其中3D指示三维）或“堆叠的存储器”意味着包括多个耦合的存储器层、存储器封装或其它存储器元件的计算机存储器。存储器可以是竖直堆叠或水平（诸如并排）堆叠的，或者以其它方式包含被耦合在一起的存储器元件。特别地，。
14、堆叠的存储器DRAM设备或系统可以包括具有多个DRAM层的存储器设备。堆叠的存储器设备还可以包括所述设备中的系统元件，诸如CPU（中央处理单元）、存储器控制器和其它相关系统元件。0009在一些实施例中，一种装置、系统或方法提供了用于堆叠的存储器架构的内建自说明书CN104205233A2/10页6测试接口。随着堆叠的DRAM标准（如WIDEIO）的出现，利用由硅通孔（TSV）制造技术所生成的互连，一个或多个DRAM晶片在相同封装中与芯片上系统（SOC）晶片堆叠或以其它方式耦合在一起。TSV和WIDEIODRAM（以及未来的存储器标准）的组合可以结果产生面积节省、平台功率节省以及性能提高。001。
15、0然而，用于堆叠的存储器的装配过程和TSV制造可能潜在地引入缺陷，并且存储器设备因此可能需要严格的DRAM测试。在一些实施例中，存储器系统的BIST（内建自测试）引擎被用来测试存储器设备的存储器。在一些实施例中，装置或系统将BIST引擎用于系统芯片，其于是可以在针对DRAM测试进行很少修改的情况下被加以利用。0011通常通过使用直接测试访问、使用供应商接口、使用功能模式或者使用IO测试引擎来测试DRAM。对于在堆叠的存储器架构中不包括TSV的传统DRAM而言，对于测试DRAM存储器单元的需求可能是最小的。然而，诸如TSV制造过程和SOC热辐射之类的因素可能在堆叠的DRAM架构中引入缺陷或引入可。
16、靠性担忧。在一些实施例中，提供专用BIST引擎来测试DRAM。0012在一些实施例中，逻辑管芯包括测试电路，其中存储器设备进行操作以利用逻辑管芯测试电路来测试存储器设备的DRAM，诸如一个或多个DRAM层，诸如逻辑管芯之上的DRAM层。在一些实施例中，存储器设备允许利用并再用所述逻辑结构以测试存储器堆叠中的存储器。0013BIST引擎通常包括控制器以及与存储器对接的比较器逻辑。计算机芯片中的常规BIST引擎可以包括能够为给定算法生成对存储器的地址和数据的控制器，以及对预期数据与来自存储器的实际数据进行比较的比较器逻辑。BIST控制器能够为给定算法生成对存储器的地址和数据。比较器逻辑用以通过将预。
17、期数据与来自存储器的实际数据进行比较而检测故障。然而，这样的BIST引擎局限于特定的实现和存储器。0014在一些实施例中，读和写请求、地址以及数据（在读的情况下为写数据和预期数据二者）被存储在诸如FIFO（先进先出）存储器之类的测试数据存储器中，以用于利用BIST引擎进行操作。在一些实施例中，当FIFO存储器满了时，BIST引擎时钟断开（GATEDOFF）。在一些实施例中，实现状态机逻辑以从FIFO存储器取出数据，并且基于所取出的数据，向存储器控制器发送写或读请求。在一些实施例中，可以包括以对于存储器控制器可理解的格式来对读和写请求进行编码的逻辑。一旦完成了给定的读或写事务，如果附加条目如果可。
18、用，则状态机就可以取出下一个FIFO条目。0015计算机芯片可以包括用于对芯片上的存储器进行测试的BIST引擎，其中这样的BIST引擎通常将不会理解DRAM存储器。在一些实施例中，为了堆叠的存储器架构的自测试而提供BIST逻辑（诸如被再用于扩展用途的芯片逻辑）。在一些实施例中，BIST逻辑的BIST引擎，诸如用于存储器设备的SOC的现有BIST引擎，利用存储器设备的存储器控制器来提供DRAM协议实现。0016在一些实施例中，BIST逻辑包括FIFO存储器（或用以存储或传输数据的其它测试数据存储器元件）和对存储器控制器的状态机接口。在一些实施例中，BIST引擎输出读和写请求、地址以及数据（在读的。
19、情况下为写数据和预期数据二者），并且FIFO存储器被实现以逐个循环地存储该信息。在一些实施例中，状态机逻辑被实现以从FIFO存储器进行取出，并且写或读请求被发送至存储器控制器。在一些实施例中，提供了比较器逻辑，其除了进行说明书CN104205233A3/10页7操作以检测故障之外还包括FIFO存储器和状态机。在一些实施例中，可以添加逻辑而以对于存储器控制器可理解的格式来对读和写请求进行编码。一旦完成了给定的N个读/写事务，如果下一个FIFO条目可用，则状态机将其取出。0017在一些实施例中，状态机也可以被实现为一次读两个（或更多）FIFO条目而使得背靠背的读写、读读、写写和写读请求可以被发送至。
20、DRAM。在一些实施例中，当FIFO存储器满了时（或者FIFO存储器的其它类似存储状态）或者在DRAM刷新的情况下，BIST引擎时钟断开或者以其它方式被禁用。0018在特定实现中，BIST引擎可以生成某些数量的条目，从而为这样的操作生成地址和数据。在一些实施例中，所生成的数据被逐个循环地读取以填充FIFO存储器，其中在FIFO满了时禁用时钟。在一些实施例中，状态机独立于BIST引擎进行操作，所述状态机查看或检查FIFO并且发现具有取出地址和使能的条目。在一些实施例中，存储器控制器具有或者从FIFO获取按所需格式的用于存储器的测试操作的数据，其中存储器控制器可以没有与对于DRAM的恰当格式相关的。
21、信息。在一些实施例中，在存储器控制器正刷新DRAM或者以其它方式繁忙的时间期间，BIST引擎也可以时钟门控（GATED）。在一些实施例中，数据以与DRAM相兼容的方式进行格式化以便对于测试进行实现，其中格式化可以与根据JEDEC标准的WIDEIO相兼容，或者可以与用于存储器的任何现有或未来标准相兼容。0019图1图示了3D堆叠的存储器的实施例。在该图示中，诸如WIDEIO存储器设备之类的3D堆叠的存储器设备100在与一个或多个DRAM存储器管芯层120（本文也称作存储器堆叠）相耦合的衬底105上包括系统元件110。在一些实施例中，系统元件110可以是芯片上系统（SOC）或其它类似元件。在该图示。
22、中，DRAM存储器管芯层包括四个存储器管芯层，这些层为第一存储器管芯层122、第二存储器管芯层124、第三存储器管芯层126以及第四存储器管芯层128。然而，实施例并不局限于存储器堆叠120中任何特定数量的存储器管芯层，并且可以包括更大或更小数量的存储器管芯层。每个管芯层可以包括一个或多个薄片或部分，并且可以具有一个或多个不同的通道。每个管芯层可以包括温度补偿的自刷新（TCSR）电路以解决热问题，其中TCSR和模式寄存器可以是设备的管理逻辑的一部分。0020除其它元件之外，系统元件110可以包括用于存储器堆叠120的存储器控制器130，诸如WIDEIO存储器控制器。在一些实施例中，存储器堆叠1。
23、20的每个存储器管芯层（可能除了顶部（或最外侧）存储器管芯层之外，诸如该图示中的第四存储器管芯层128）包括多个硅通孔（TSV）150以提供通过存储器管芯层的路径。0021在一些实施例中，堆叠的存储器设备100包括BIST逻辑140。在一些实施例中，BIST逻辑被用于DRAM存储器层的测试。在一些实施例中，BIST逻辑包括用于存储并处置用于测试DRAM的数据和指令的元件，其中这样的元件可以包括图2和图3中所图示的元件。0022图2图示了用于堆叠的存储器架构的内建自测试的实施例。在一些实施例中，SOC是230，与DRAM存储器220相连接。在一些实施例中，SOC230包括存储器控制器232和BI。
24、ST逻辑元件240。在一些实施例中，逻辑元件240包括BIST引擎242以及测试接口和比较器逻辑244，其中测试接口和比较器逻辑244被连接在BIST引擎和存储器控制器之间以用于处置DRAM测试中的数据和指令。在一些实施例中，测试接口和比较器逻辑244包括图3中所图示的组件。0023图3图示了用于堆叠的存储器架构的内建自测试的实施例的组件。在一些实施例说明书CN104205233A4/10页8中，芯片300包括与测试接口逻辑320相耦合的BIST引擎310，所述测试接口逻辑320进而与存储器控制器340相耦合。在一些实施例中，测试接口320包括FIFO元件322、对DRAM的读和写状态机324。
25、、存储器控制器格式器326和比较器328。在一些实施例中，BIST引擎310可以是被开发用于测试芯片300的存储器的现有BIST。0024在一些实施例中，BIST引擎310可以生成用于测试DRAM存储器的测试事件数据，其中测试事件可以是写测试事件或读测试事件。如所图示的，由BIST引擎310所生成的测试事件数据包括读使能、写使能、地址和数据，其中这样的元素被提供至FIFO存储器322以供存储。在一些实施例中，FIFO存储器322可以响应于诸如FIFO存储器满了之类的FIFO存储器状态，或者响应于存储器控制器正处于自刷新或者以其它方式处于繁忙之中，而向BIST引擎310提供信号，其中这样的信号可。
26、以包括但并不局限于所图示的从FIFO到BIST引擎的时钟禁用信号。在一些实施例中，所述信号用以禁用用于BIST引擎的时钟以使得不再发送指令，直至FIFO存储器中存在存储或存储器控制器可用为止。在一些实施例中，包括读或写使能、地址和测试数据在内的用于读或写操作的测试数据由状态机324从FIFO存储器获得，其中这样的测试信息被提供至存储器控制器格式器326以将所述测试信息格式化成与测试下的DRAM存储器元件相兼容的格式，诸如以用于堆叠的存储器设备的WIDEIO格式。在一些实施例中，存储器控制器340将经格式化的测试信息指向DRAM存储器元件。0025在一些实施例中，存储器控制器340可以获得读自D。
27、RAM的数据以用于测试中的比较，所述存储器控制器将这样的数据提供至存储器控制器格式器326，所述存储器控制器格式器326可以进行操作以修改数据格式以供比较。在一些实施例中，状态机324可以从存储器控制器格式器326获得读自DRAM的数据并且将这样的数据提供至比较器328，其中所述比较器进行操作以将来自DRAM的数据与从FIFO存储器322所获得的预期数据值进行比较。在一些实施例中，比较器328用以基于来自DRAM的数据与预期数据的比较而生成结果，其例如可以包括由比较器328提供至BIST引擎310的失败信号。然而，实施例并不局限于其中提供失败信号的实现。其它实施例可以包括与来自DRAM的数据以。
28、及预期数据的比较有关的其它或附加结果数据。0026图4A是用以图示用于堆叠的存储器的数据写自测试过程的实施例的流程图。在一些实施例中，如果FIFO存储器满了（或者达到存储阈值）或者存储器控制器繁忙402，则可以由FIFO存储器提供时钟禁用信号以禁用BIST引擎的时钟404从而防止FIFO存储器中对任何另外的读或写事件进行存储，直至在FIFO存储器中空间可用或者存储器控制器可用为止。在一些实施例中，如果BIST引擎生成写事件406，则写事件数据被存储在FIFO存储器中408，所述写事件数据包括写使能、用于写数据的地址以及要被写至DRAM存储器的写数据410。0027在一些实施例中，用于写事件的数。
29、据要由对DRAM的读和写状态机来获得412，所述写事件数据要被格式器格式化以将所述信息置于与测试下的DRAM存储器相兼容的形式以用于存储器控制器的使用414。在一些实施例中，经格式化的写事件信息被提供至存储器控制器416，并且写数据被写到DRAM的地址418。0028在一些实施例中，写事件之后可以跟有420如图4A中所图示的另一写测试事件，返回402，或者跟有图4B中在图4B的元素452处所图示的读事件。0029图4B是用以图示用于堆叠的存储器的数据读自测试过程的实施例的流程图。在说明书CN104205233A5/10页9一些实施例中，如果FIFO存储器满了（或者达到存储阈值）或者存储器控制器。
30、繁忙452，则可以由FIFO存储器提供时钟禁用信号以禁用BIST引擎的时钟454从而防止FIFO存储器中对任何另外的读或写事件进行存储，直至在FIFO存储器中空间可用为止或者直至存储器控制器可用为止。在一些实施例中，如果BIST引擎生成读事件456，则读事件数据被存储在FIFO存储器中458，所述读事件数据包括读使能、用于读数据的地址以及要与读自DRAM存储器的数据进行比较的预期数据460。0030在一些实施例中，用于读事件的数据要由对DRAM的读和写状态机来获得462，所述读事件数据要被格式器格式化以将所述信息置于与测试下的DRAM存储器相兼容的形式以用于由存储器控制器使用464。在一些实施。
31、例中，经格式化的读事件信息被提供至存储器控制器466，并且从DRAM的地址读数据，而且所读数据由状态机经由格式器而接收468。0031在一些实施例中，读自DRAM的数据由比较器与从FIFO存储器所接收的预期数据进行比较470。如果读自DRAM的数据不与预期数据相匹配472，则形成诸如针对所述比较指示“失败”的信号之类的信号474，其中所述信号可以从比较器提供至BIST引擎。0032在一些实施例中，写事件之后可以跟有476如图4B中所图示的另一读测试事件，返回452，或者跟有图4A中在图4A的元素402处所图示的写事件。0033图5是包括用于堆叠的存储器内建自测试的元件的装置或系统的实施例的图示。
32、。计算设备500表示包括移动计算设备的计算设备，诸如膝上型计算机、平板计算机（包括具有触摸屏而没有分离键盘的设备；具有触摸屏和键盘二者的设备；具有被称作“瞬时接通”操作的快速启动的设备；以及被称作“总是连接”的在操作中一般连接至网络的设备）、移动电话或智能电话、无线使能的电子阅读器（EREADER）或者其它无线移动设备。将要理解的是，一般示出组件中的某些，而并非这样的设备的所有组件都在设备500中被示出。组件可以通过一个或多个总线或其它连接505进行连接。0034设备500包括处理器510，其执行设备500的主要处理操作。处理器510可以包括一个或多个物理设备，诸如微处理器、应用处理器、微控制。
33、器、可编程逻辑设备或者其它处理机构。由处理器510所执行的处理操作包括执行其上执行应用、设备功能或这二者的操作平台或操作系统。处理操作包括有关与人类用户或与其它设备的I/O（输入/输出）的操作、有关功率管理的操作、操作、或有关将设备500连接至另一设备的二者。处理操作还可以包括有关音频I/O、显示I/O或这二者的操作。0035在一个实施例中，设备500包括音频子系统520，其表示与向计算设备提供音频功能相关联的硬件（诸如音频硬件和音频电路）和软件（诸如驱动器和编解码器）组件。音频功能可以包括扬声器、耳机或这样的音频输出二者，以及麦克风输入。用于这样的功能的设备可以集成到设备500中或者连接至设。
34、备500。在一个实施例中，通过提供由处理器510接收并处理的音频命令，用户与设备500进行交互。0036显示子系统530表示为用户提供具有视觉、触觉或这二者的元素的显示以便与计算设备进行交互的硬件（诸如显示设备）和软件（诸如驱动器）组件。显示子系统530包括显示接口532，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口532包括与处理器510分离的逻辑以执行与显示相关的至少一些处理。在一个实施例中，显示子系统530包括向用户提供输出与输入二者的触摸屏设备。0037I/O控制器540表示有关与用户的交互的硬件设备和软件组件。I/O控制器540说明书CN104205233A。
35、6/10页10可以进行操作以对作为音频子系统520、显示子系统530或者这样的子系统二者的部分的硬件进行管理。此外，I/O控制器540图示了用于连接至设备500的附加设备的连接点，通过所述附加设备，用户可以与系统进行交互。例如，能够附连至设备500的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或小键盘设备，或者用于与特定应用一起使用的其它I/O设备，诸如读卡器或其它设备。0038如以上所提到的，I/O控制器540可以与音频子系统520、显示子系统530或者这样的子系统二者进行交互。例如，通过麦克风或其它音频设备的输入能够提供用于设备500的一个或多个应用或功能的输入。
36、或命令。此外，替代于或附加于显示输出，还可以提供音频输出。在另一个示例中，如果显示子系统包括触摸屏，则显示设备也充当输入设备，其能够至少部分地由I/O控制器540进行管理。设备500上还可以存在附加的按钮或开关以提供由I/O控制器540所管理的I/O功能。0039在一个实施例中，I/O控制器540管理诸如加速计、相机、光传感器或其它环境传感器之类的设备，或者能够被包括在设备500中的其它硬件。输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作（诸如对于噪声进行过滤、对于亮度检测而调整显示、对于相机而应用闪光灯，或者其它特征）。0040在一个实施例中，设备500包括功率管理550，。
37、其对电池功率使用、电池的充电以及与功率节省操作相关的特征进行管理。0041在一些实施例中，存储器子系统560包括用于在设备500中存储信息的存储器设备。处理器510可以向存储器子系统560的元件读和写数据。存储器可以包括非易失性（具有如果至存储器设备的功率中断而并不改变的状态）、易失性（具有如果至存储器设备的功率中断则不确定的状态）存储器设备或者这样的存储器二者。存储器560可以存储应用数据、用户数据、音乐、照片、文档或其它数据，以及与系统500的应用和功能的执行相关的系统数据（无论是长期的还是暂时的）。0042在一些实施例中，存储器子系统560可以包括堆叠的存储器设备562，其中堆叠的存储器。
38、设备包括一个或多个存储器管芯层以及系统元件。在一些实施例中，堆叠的存储器设备562包括用于测试DRAM的BIST逻辑564，其中BIST逻辑564可以包括图2和3中所图示的元件。0043连接性570包括使得设备500能够与外部设备进行通信的硬件设备（例如，用于无线通信、有线通信或这二者的通信硬件和连接器）和软件组件（例如，驱动器、协议栈）。所述设备可以是分离的设备，诸如其它计算设备、无线接入点或基站，以及诸如耳机、打印机之类的外围设备，或其它设备。0044连接性570可以包括多种不同类型的连接。为了一般化，设备500图示有蜂窝式连接性572和无线连接性574。蜂窝式连接性572一般是指由无线运。
39、营商所提供的蜂窝式网络连接性，诸如经由4G/LTE（长期演进）、GSM（全球移动通信系统）或者变型或衍生物、CDMA（码分多址）或者变型或衍生物、TDM（时分复用）或者变型或衍生物、或者其它蜂窝式服务标准所提供的。无线连接性574是指非蜂窝式的无线连接性，并且可以包括个域网（诸如蓝牙）、局域网（诸如WIFI）、广域网（诸如WIMAX）和其它无线通信。连接性可以包括一个或多个全向或定向天线576。0045外围连接580包括进行外围连接的硬件接口和连接器，以及软件组件（例如，驱动说明书CN104205233A107/10页11器、协议栈）。将要理解的是，设备500可以既是至其它计算设备的外围设备（。
40、“至”582），以及还具有与之连接的外围设备（“从”584）。设备500通常具有“对接（DOCKING）”连接器以出于诸如对设备500上的内容进行管理（诸如下载、上传、改变或同步）之类的目的而连接至其它计算设备。此外，对接连接器可以允许设备500连接到某些外围设备，其允许设备500对例如输出至视听或其它系统的内容进行控制。0046除了专用对接连接器或其它专用连接硬件之外，设备500可以经由公共或基于标准的连接器来进行外围连接580。常见类型可以包括通用串行总线（USB）连接器（其可以包括许多不同硬件接口中的任一种）、包括迷你显示端口（MINIDISPLAYPORT）（MDP）在内的显示端口（D。
41、ISPLAYPORT）、高清多媒体接口（HDMI）、火线或其它类型。0047图6图示了包括具有内建自测试元件的堆叠存储器的计算系统的实施例。计算系统可以包括计算机、服务器、游戏操纵台或其它计算装置。在该图示中，与本描述并非密切相关的某些标准的和众所周知的组件并没有被示出。在一些实施例之下，计算系统600包括互连或交叉开关（CROSSBAR）605或者用于传输数据的其它通信机构。计算系统600可以包括处理机构，诸如与互连605相耦合以用于处理信息的一个或多个处理器610。处理器610可以包括一个或多个物理处理器以及一个或多个逻辑处理器。为了简单，互连605被图示为单个互连，但是可以表示多个不同互。
42、连或总线并且至这样的互连的组件连接可以变化。图6中所示的互连605是表示通过适当桥、适配器或控制器所连接的任何一个或多个分离物理总线、点对点连接或这二者的抽象。0048在一些实施例中，计算系统600此外包括随机存取存储器（RAM）或者其它动态存储设备或元件作为主存储器612以用于存储要由处理器610执行的信息和指令。RAM存储器包括需要刷新存储器内容的动态随机存取存储器（DRAM）以及不需要刷新内容但是以有所增加的成本的静态随机存取存储器（SRAM）。在一些实施例中，主存储器可以包括应用的主动存储，所述应用包括用于由计算系统的用户在网络浏览活动中使用的浏览器应用。DRAM存储器可以包括同步动态。
43、随机存取存储器（SDRAM），其包括用以控制信号的时钟信号，以及扩展的数据输出动态随机存取存储器（EDODRAM）。在一些实施例中，系统的存储器可以包括某些寄存器或其它专用存储器。0049在一些实施例中，主存储器612包括堆叠的存储器614，其中堆叠的存储器包括用于测试DRAM的BIST逻辑615。在一些实施例中，BIST逻辑615可以包括图2和3中所图示的元件。0050计算系统600还可以包括用于存储用于处理器610的静态信息和指令的只读存储器（ROM）616或者其它静态存储设备。计算系统600可以包括用于存储某些元素的一个或多个非易失性存储器元件618。0051在一些实施例中，计算系统60。
44、0包括一个或多个输入设备630，其中输入设备包括键盘、鼠标、触摸板、语音命令识别、手势识别中的一个或多个或者用于向计算系统提供输入的其它设备。0052计算系统600还可以经由互连605耦合至输出显示器640。在一些实施例中，显示器640可以包括液晶显示器（LCD）或任何其它显示技术，以用于向用户显示信息或内容。在一些环境中，显示器640可以包括还用作输入设备的至少一部分的触摸屏。在一些环境中，显示器640可以是或者可以包括音频设备，诸如用于提供音频信息的扬声器。说明书CN104205233A118/10页120053一个或多个发射器或接收器645也可以耦合至互连605。在一些实施例中，计算系统。
45、600可以包括用于接收或发射数据的一个或多个端口650。计算系统600可以此外包括用于经由无线电信号来接收数据的一个或多个全向或定向天线655。0054计算系统600还可以包括功率设备或系统660，其可以包括电源、电池、太阳能电池、燃料电池或者用于提供或生成功率的其它系统或设备。由功率设备或系统660所提供的功率可以按需分配给计算系统600的元件。0055在以上描述中，出于解释的目的，阐述了许多具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员将会显而易见的是，本发明可以在没有这些具体细节中一些的情况下进行实践。在其它情况下，众所周知的结构和设备以框图形式示出。在所图示的组件之间可以。
46、存在中间结构。本文所描述或图示的组件可以具有并没有被图示或描述的附加输入或输出。0056各种实施例可以包括各种过程。这些过程可以由硬件组件来执行，或者可以被具体化在计算机程序或机器可执行指令中，其可以被用来使得编程有指令的通用或专用处理器或逻辑电路执行所述过程。可替换地，所述过程可以由硬件和软件的组合来执行。0057各种实施例的各部分可以被提供为计算机程序产品，其可以包括已在其上存储了计算机程序指令的非暂时性计算机可读存储介质，所述计算机程序指令可以被用来对计算机（或其它电子设备）进行编程以供一个或多个处理器运行以执行根据某些实施例的过程。计算机可读介质可以包括但并不局限于软盘、光盘、紧致盘只。
47、读存储器（CDROM），以及磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁性或光学卡、闪存，或者适于存储电子指令的其它类型的计算机可读介质。此外，实施例还可以作为计算机程序产品被下载，其中所述程序可以从远程计算机传递至进行请求的计算机。0058方法中的许多以其最基本的形式进行描述，但是可以向方法中任一种添加过程或从中删除过程，并且能够自所描述的消息中任一个添加或减去信息，而并不脱离于本发明的基本范围。对本领域技术人员将会显而易见的是，能够进行许多另外的修改和适配。特定实施例并非被提供以限制本发明而是对其。
48、进行说明。本发明实施例的范围并非由以上所提供的具体示例而仅由以下权利要求所确定。0059如果据称元件“A”耦合至元件“B”或者与之耦合，则元件A可以直接耦合至元件B或者例如通过元件C而被间接耦合。当说明书或权利要求陈述了组件、特征、结构、过程或特性A“引起”组件、特征、结构、过程或特性B时，其意味着“A”至少是“B”的部分起因，但是还可以存在有助于引起“B”的至少一个其它组件、特征、结构、过程或特性。如果说明书指示了组件、特征、结构、过程或特性“可以”、“可能”或“能够”被包括，则该特定组件、特征、结构、过程或特性并非要求被包括。如果说明书或权利要求提及“一”或“一个”元件，则这并非意味着仅存。
49、在一个所描述的元件。0060实施例是本发明的实现或示例。说明书中对于“实施例”、“一个实施例”、“一些实施例”或“其它实施例”的提及意味着结合实施例所描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定被包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定全部都指代相同的实施例。应当意识到的是，在本发明的示例性实施例的前述描述中，出于使得公开整体化并且帮助理解各种发明方面中一个或多个的目说明书CN104205233A129/10页13的，各种特征有时被一起群组在单个实施例、图或其描述中。然而，本公开的方法并不被解释为反映如下意图所要求保护的发明要求比每项权利要。
50、求中明确详述的更多的特征。相反，如以下权利要求所反映的，各发明方面在于比单个前述公开实施例的全部特征更少。因此，权利要求由此被明确结合到本描述之中，其中每项权利要求作为本发明的分离实施例而独立。0061在一些实施例中，一种存储器设备包括存储器堆叠，其包括一个或多个DRAM元件；以及用于控制存储器堆叠的系统元件，所述系统元件包括BIST引擎，其用以针对存储器堆叠而生成写测试事件或读测试事件；测试接口，其用以从BIST引擎接收用于写测试事件或读测试事件的测试数据；和存储器控制器。存储器控制用以从测试接口接收测试数据的至少一部分并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。0062在一。