半导体存储器 本发明涉及一种减少半导体时钟同步静态RAM功耗的技术。
图7示出了一种具有传统结构形式的半导体时钟同步静态RAM(以下称为“SRAM”)的部分电路图，为简单起见，图7只画出了两条字线WORD0和WORD1，以及两对位线(BIT00，BIT01)和(BIT10，BIT11)。进一步，也是为简单起见，图7为每条字线和每对位线也只画出了两个存储单元。即：MC00，MC01，MC10和MC11，实际上每条字线和每组位线上可放置有许多存储单元。
每个存储单元MCij(i：0，1；j：0，1)是由六个晶体管组成，即作为负载管的PMOS晶体管PMij0，PMij1，作为开关管的NMOS晶体管NAij0，Nij1，和作为驱动管的NMOS晶体管NDij0，NDij1。在图7中，为说明简单起见，只在存储单元MC00中标注了晶体管名和节点名。
电源电平VDD加在PMOS管PMij0，PMij1的源上，地电平GND加在NMOS晶体管NDij0，NDij1的源上。
负载管PMij0的栅，驱动管NDij0的栅，负载管PMij1的漏和驱动管NDij1的漏极共同连结在节点Aij上。负载管PMij1的栅极、驱动管NDij1的栅极、负载管PMij0的漏极和驱动管NDij0的漏极共同连结在节点Bij上。
当节点Aij和Bij互为反逻辑时，数据就存储在存储单元MCij上。节点Aij通过开关管NAij0连结到位线BITj0上，节点Bij通过开关管NAij1连结到位线BITj1上。
图8是关于从图7存储单元MC00中读数据的时序图。这里定义，“H”电平为电源电平VDD，“L”电平为地电平GND。
读操作从时钟信号CLK的前沿开始，从时钟CLK的前沿开始经过延迟时间tw后，最初的列选信号Y0开始上升，延迟时间tw是列选信号译码所必须的时间。列选信号Y0和时钟信号CLK经过NAND门G0与非后，列选信号YB0下降。这就使得PMOS晶体管，或叫门晶体管，PG00和PG01导通，以及使得一位线对中的位线BIT00和BIT01与灵敏放大器SA连通(位线选择态)。
而且，从时钟信号CLK前沿开始经过列选信号译码所必须的延迟时间tw后，字线WORD0上的电位开始上升(即字线WORD0选中)。
预充电信号PRC一直保持为低电平直至一条字线被选中，当预充信号PRC控制的PMOS晶体管PRij导通时，每条位线都被预充到电源电平VDD。
现在假设存储单元MC00中节点A00保持为“H”电平，B00保持为“L”电平，驱动管ND000和ND001分别为导通和不导通。
当字线WORD0被选中，(即，当字线WORD0电位升高时)，预充信号PRC升高同时预充结束，这时位线BIT01上地电荷通过开关管NA001由驱动管ND000放电。因此位线BIT01从“H”电平下降到“L”电平。另一方面，由于驱动管ND001不导通，开关管NA000中没有电流，所以位线BIT00仍保持为“H”电平。
接着到选信号YB0为低电平，门管PG00和PG01导通。结果灵敏放大器SA检测出位线对BIT00和BIT01上的电位差，从存储单元MC00中读出数据。
然后，由于时钟信号CLK下降，字线和位线又处于不导通状态。另外，预充信号PRC下降，PMOS管PRij又把所有位线初始化为“H”电平，这样就完成了一次读操作。
因为预充过程是对所有位线进行的，所以当字线WORD0的电平变为“H”电平时，在每个存储单元MC0j中，电流是从开关管NA0j1流向驱动管ND0j0或者从开关管NA0j0流向驱动管ND0j1。
然而，为了从灵敏放大器SA中获得数据，只能选择一位线对，而不是选择许多位线，例如在图8所描述的例子中，列选信号YB0下降由此通过灵敏放大器SA可以获得存储单元MC00中的数据。这段时间内列选信号YB1一直不会下降，也就是说，位线BIT10和BIT11上的电位差将不会被检查到。
因为开关管和驱动管并不用于读数据，因此这时存储元件MC01中的电流是不必要的。也就是说，这种对有效操作无用的电流会增加电流的消耗，是不利的。
这种不必要的电流随着同时使用同一灵敏放大器SA的列数(即位线对数)的增加而增加，例如，读一存储单元所需电流为0.1mA，同时使用同一灵敏放大器的列数为64，那么虽然读操作只需0.1mA的电流，但实际上电流为6.4mA。
本发明的一个方面是针对一种半导体存储器件，包括：
(a)大量的存储器单元，分布在行、列矩阵中，单元所属行的有效由一条字线的选中决定，单元所属列的有效是由初始列选信号引起的位线对的选中决定的，这些初始列选信号是互异有效的，每一存储单元包括：(a-1)接受互反逻辑的第一信息保持节点和第二信息保持节点；(a-2)一个电源输入端；(a-3)一个第一开关，这个开关将根据对应于存储单元所属行中字线的选中与否来决定位线对中第一位线与第一信息保持节点间导通或不导通；(a-4)一个第二开关，这个开关根据字线的选中与否决定位线对中第二位线与第二信息保持节点间导通与否；(a-5)第一负载，一端连接到第二信息保持节点上，另一端用于接收第一电位；(a-6)第二负载，一端连接到第一信息保持节点上，另一端用于接收第一电位；(a-7)第一驱动管，它的栅连接到第一信息保持节点上，漏端连接到第二信息保持节点上，源端连接到电源输入端；以及(a-8)第二驱动管，栅极连接到第二信息保持节点上，漏极连接到第一信息保持节点上，源极连接到电源输入端；(b-1)分别放置在对应的列上的节能电路，每一电路包括：(b-1)一个接收对应于相关列的相关初始列选信号的输入端；以及(b-2)一个输出端，当相关列选信号有效时，它输出不同于第一电位的第二电位到属于相应列的每一存储单元的电源输入端，当相关初始列选信号无效时，它输出第一电位和第二电位之间的第三电位到属于相应列的存储单元的电源输入端。(c)一个灵敏放大器；以及(d)位线连接装置，它们分别放置在相应的列上，每一位线接收对应于相关列的相应的原始列选信号和时钟信号，并且当这两信号都有效时，把灵敏放大器连通到位线对上，这里当第一和第二开关均不导通时，位线预充电到第一电位。
按照本发明的第二个方面，在上述的半导体存储器中，第二电位提供第一驱动管和第二驱动管的背栅的电位。
按照本发明的第三个方面，在第一方面所述的半导体存储器中，每一个节能电路进一步包括：(b-3)第一开关，一端用于接收第二电位，另一端接到节能电路的输出端，当初始列选信号有效时，第一开关将从一端到另一端导通；以及(b-4)第二开关，一端用于接收第三电位上，另一端接到节能电路的输出端，当原始列选信号无效时，第二开关的一端和另一端导通。
按照本发明的第四个方面，第五方面中的半导体存储器进一步包括：(e)大量串联在节能电路中第二开关的另一端和用于接收第二电位的第二电位点之间的MOS晶体管。这里，每一MOS晶体管的栅源是连接在一起的。
根据本发明中的第五方面，第四方面中所述的半导体存储器进一步包括：(f)分别处于相关列中的连接线，都有寄生电容，并且连接相关节能电路的输出端和属于相关列的所有存储单元的电源输入端。
本发明的第六个方面是针对一种半导体存储器，包括：(a)大量的存储单元，分布在行、列矩阵中，单元所属行的有效由一条字线的选中决定，单元所属列的有效是由初始列选信号引起的字线对的选中决定的，这些初始列选信号是互异有效的，每一存储单元包括：(a-1)接收互异逻辑的第一信息保持节点和第二信息保持节点；(a-2)一电源输入端；(a-3)一个第一开关，此开关将根据对应于存储单元所属行中字线的选中与否来决定位线对中第一位线与第一信息保持节点间的导通与否；(a-4)一个第二开关，此开关将根据字线的选中与否来决定位线对中第二位线与第二信息保持节点间的导通与否；(a-5)一个第一负载，一端连接到第二信息保持节点上，另一端用于接收第一电位；(a-6)一个第二负载，一端连接到第一信息保持节点上，另一端用于接收第一电位；(a-7)一个第一驱动管，栅连接到第一信息保持节点上，漏连接到第二信息保持节点上，源连接到电源输入端；以及(a-8)一个第二驱动管，栅连接到第二信息保持节点上，漏连接到第一信息保持节点上，源连接到电源输入端，(b)节能电路，分别放置在相应的列上，每一个包括：(b-1)用于接收相关列的相关初始列选信号的第一输入端；(b-2)用于接收控制信号的第二输入端；以及(b-3)一输出端，当控制信号无效但相关列选信号有效时，此输出端输出不同于第一电位的第二电位到属于相关列的存储单元的电源输入端，当控制信号无效且相关列选信号也无效时，此输出端输出介于第一电位与第二电位之间的第三电位到属于相关列的存储单元的电源输入端，当控制信号有效时，不论相关列选信号是否有效，此输出端输出第二电位到属于相关列上存储单元的电源输入端，这里当第一开关和第二开关不导通时，位线对预充电到第一电位。
按照本发明的第七方面，第六方面中所述半导体存储器中的第二电位提供第一、第二驱动管的背栅电位。
按照本发明的第八方面，第六方面中所述的半导体存储器的节能电路进一步包括：(b-4)一个第一开关，一端接收第二电位，另一端接到节能电路的输出端，当相关的初始列选信号或控制信号有效时，第一开关导通；以及(b-5)一个第二开关，一端接收第三电位，另一端接到节能电路的输出端，当相关初始列选信号和控制信号均无效时，第二开关从一端到另一端导通。
根据本发明的第九方面，第八方面中所述的半导体存储器进一步包括：(c)大量MOS晶体管，串联在节能电路中第二开关的另一端和用于接收第二电位的电位节点之间，这里，每一MOS晶体管的栅源是连接在一起的。
根据本发明的第十方面，第九方面中所述的半导体存储器进一步包括：(d)分别处在相关列中的连接线，都有分布电容，且连接相关节能电路的输出端和属于相关列的所有存储单元的电源输入端。
根据本发明的第十一方面，第六方面中所述的半导体存储器进一步包括：(c)一个灵敏放大器；和(d)位线连接装置，分别放置在相应的列上，每一个都接收相应于相关列的相关初始列选信号和时钟信号，并且仅当两信号均有效时，才把灵敏放大器连通到位线对上。
综上所述，本发明的目的是使得那些属于未选列中的存储单元中的电流不容易发生，因此就可以减少电流的损耗，同时又不影响SRAM的工作速度。
本发明的这些及其它的目的、特性、观点和优越性都将从下述有关本发明的详细阐述和图示中变得更明确。
图1是根据本发明第一优选实施例结构的电路图。
图2是根据本发明第一优选实施例的工作时序图。
图3是根据本发明第一优选实施例另一种结构的电路图。
图4是根据本发明第二优选实施例结构的电路图。
图5是根据本发明第二优选实施例的另一种结构的电路图。
图6是根据本发明第三种优选实施例结构的电路图。
图7是根据传统技术的结构的电路图。
图8是传统技术中的工作流图。
第一优选实施例
图1是关于本发明的第一优选实施例的一种结构的部分电路图，下面，符号i、j都代表正整数。为图示简化起见，图1只显示了i，j为0或1时的部分情况。
存储单元MCij位于字线WORDi和位线对BITj0、BITj1的交叉点。位线BITj0和BITj1分别通过PMOS管PRj0和PRj1连接到一个由电源电位VDD供电的电位点，而且，位线BITj0和BITj1分别通过作为门管的PMOS晶体管PGj0、PGj1连接到灵敏放大器SA的输入端。
预充信号PRC同时被加到PMOS管PRj0、PRj1的栅上，而不管符号j为何值。列选信号YBj同时加到PMOS管PGj0、PGj1的栅上，列选信号YBj是由与非门Gj产生的，它是初始列选信号Yj和时钟信号CLK的与非逻辑。
存储单元MCij包括：作为第一负载管和第二负载管的PMOS管PMij0和Pmij1，作为第一驱动管和第二驱动管的NMOS晶体管NDij0和NDij1，以及作为第一开关管和第二开关管的NMOS晶体管NAij0和Naij1。
电源VDD共同加到第一负载管PMij0和第二负载管PMij1的源上。
第一负载管PMij0的栅、第一驱动管NDij0的栅、第二负载管PMij1的漏以及第二驱动管NDij1的漏都连接在节点Aij上。第二负载管PMij1的栅、第二驱动管NDij1的栅、第一负载管PMij0的漏以及第一驱动管NDij0的漏都连接在节点Bij上。
节点Aij通过第一开关管NAij0连到位线BITj0上，节点Bij通过第二开关管NAij1连到位线BITj1上。第一、第二开关管NAij0、NAij1都连接到字线WDRDi上。
连接线CLMj共同连接到第一驱动管NDij0和第二驱动管NDij1的漏上，而不管符号i为何值。地电平GND加到第一驱动管NDij0和第二驱动管NDij1的背栅上。
节能电路Sj包括NMOS晶体管NVj0和NVj1。初始列选信号Yj和它的反相逻辑分别加到NMOS晶体管NVj0和NVj1的栅上。NMOS晶体管NVj0和NVj1的漏共同连接到连接线CLMj上。当一中间电位Vp加到NMOS管NVj1的源上时，地电平GND加到NMOS管NVj0的源上。中间电平Vp高于地电平GND，但低于电源电平VDD。
图2是读存储单元MC00的时序图。水平轴表示时间，竖直方向的轴表示电位。读操作从时钟信号CLK的前沿开始，从时钟信号CLK的前沿开始经过tw时间的延迟后，初始列选信号Y0上升，tw延迟时间是列地址信号译码所必需的时间。对应于非选列的初始列选信号Y1并不上升。通过与非门G0，列选信号Y0和时钟信号CLK产生一与非逻辑，从而列选信号YB0下降。这使得PMOS晶体管，或叫门管，PG00和PG01导通，允许位线对中的位线BIT00和BIT01连接到灵敏放大器SA上(位线选择状态)。
行地址信号译码，字线WORD0上的电位上升(即字线WORD0选中)。如果放置一个合适的延迟元件，字线WDRD0上的电位可以从时钟信号CLK的上升开始延迟tw时间后开始上升。
除非有一字线被选中，否则预充信号PRC总是处于低电平。当预充信号PRC控制的PMOS晶体管PRij导通时，每一位线都被预充到电源电位VDD。
NMOS管NV00和NV01总是分别处于导通与不导通状态，除非列选信号Y0上升，中间电位Vp连接到连线CLM0上。中间电位Vp也以同样的方式连接到CLM1上。
当节点Aij和Bij接收了互异的逻辑，而第一和第二开关管NAij0和NAij1不导通(即当字线WORDi)未选中时，数据保持在存储单元MCij中，现在假设节点Aij的电位是电源电位VDD，因此节点Aij保存有“H”逻辑，在这样的条件下，第一负载管PMij0和第一驱动管NDij0分别处于不导通和导通状态，中间电位Vp通过第一驱动管NDij0加到节点Bij上。因为这样使得中间电位Vp可以连接到第二驱动管NDij1的栅和源上，所以第二驱动管NDij1就进入不导通状态。也就是说由于中间地位Vp的作用，逻辑“L”就被加到节点Bij上。因此，如果电压(VDD-Vp)大于第二负载管PMij1的开启电压VtM的绝对值，那么第二负载管PMij1保持导通，节点Aij保持为VDD电位，逻辑“H”就被保持。
初始列选信号Y0上升，因此，NMOS管NV00变为导通，NMOS管NV01变为不导通，这样就把地电位GND通过NMOS管NV00加到连接线CLM0上，这就使得用传统的技术读存储单元MC00成为可能。换句话说，列选信号YB0下降，预充信号PRC上升，从而使得位线BIT00和BIT01分别通过门管PG00和PG01连接到灵敏放大器SA上。结果，随着字线WORD0电位的上升，开关管导通，第一开关管NA00和第二开关管NA01中就有预充电荷流动。
这种电荷流在非选列中的存储单元MC01内是被抑制的，原因如下所述。
由于初始列选信号Y1保持为“L”电平，因此在节能电路S1中NMOS管NV11导通，NMOS管NV10不导通，中间电位Vp加到连接线CLM1上。
现在假设在存储单元MC01中，节点A01和B01分别处于“H”电平与“L”电平。尽管第一驱动管ND010导通，但由于第一驱动管ND0l0的源处于中间电位Vp，故第一驱动管ND010中的栅源电位差为VDD-Vp。又由于地电位GND加到第一驱动管ND010的背栅上，受背栅效应的影响，第一驱动管ND010的开启电压VtD上升。因此这就可能把第一驱动管ND010中的电流设置得比传统技术的要小。
中间电位Vp越大，第一驱动管ND010的电流就越小，但如果中间电位Vp设置的太大，就使得(VDD-Vp)小于第二负载管PM011开启电压VtM的绝对值，结果就导致第二负载管PM011不可能导通，因此就不可能在节点Aij保持数据“H”，虽然数据“H”需要保持在节点Aij上。例如，假设电源电位VDD为3V，如果中间电位Vp设置为1.5V，这时非选中存储单元中的电流值与所选存储单元中的电流值相比就变得足够的小。结果就可能维持VDD电平(即“H”电平)，而几乎不改变非选列上位线BIT10和BIT11上的电位。
预充信号是通过对时钟信号CLK延迟一预定时间而产生的。圆满完成预充需要多于时钟信号CLK半个周期以上的时间。另一方面，列选信号由于时钟信号CLK的下降而上升。因此，如果门管PGj0和PGj1在列选信号的控制下导通或不导通，这就防止了灵敏放大器SA的输入线的预充，也因此而防止了对要被探测的数据的删除。
然而，使用列选信号YBj控制节能电路Sj中NMOS管NVj0和NVj1的导通与否是不希望的。当下一周期又选中原先的列，就不需要调整节能电路Sj中连接线CLMj上的电位(即调整中间电位Vp或地电平GND)，除非必需，否则加在连接线CLMj上的电位不应该被改变。由于连接线CLMj一般连接在大量的存储单元上，其寄生电容很大，由于这一点，为减少功耗，尽可能避免电位的变化是非常有利的。
介于这种原因，初始列选信号Yj被用于控制节能电路Sj。初始列选信号Tj在时钟信号CLK的一个时钟周期内不变(虽然产生了与译码相关的延迟时间)，这是因为当下一时钟周期又选中同一列时，不需要改变初始列选信号Yj的值。
相反，如果用初始列选信号控制门管PGij0和PGij1的导通与否，就会造成一段对灵敏放大器SA的输入线预充电的时间。这是不理想的，因为这会造成数据消失。
由于上述的原因，两种类型的信号，即初始列选信号Yj和列选信号YBj，被用于列的选择。
因此，根据本发明，大大减少非选列上存储单元中的电流并抑制与读操作不相关的电流的消耗是可能的。另外，由于与读操作相关的存储单元(属于所选列上的单元)中的电流与传统技术中的存储单元中的电流相同，所以SRAM的速度并没有降低。而且，当属于同一列中的其它存储单元被接着选中时，就不需要改变中间电位Vp和地电平GND并施加其中的一个电位到存储单元中去，这样就进一步减少了电流的损耗。
图3是关于存储单元MQij的电路图，此单元中使用大电阻作为负载，存储单元MQij包括：电阻Rij0和Rij1，分别作为第一负载和第二负载；NMOS管NDij0和NDij1，分别作为第一驱动管和第二驱动管；NMOS管NAij0和NAij1，分别作为第一开关管和第二开关管。
电源VDD共同加到第一负载电阻Rij0的一端和第二负载Rij1的一端上。第二负载电阻Rij1的的另一端，第一驱动管NDij0的栅，以及第二驱动管NDij1的漏一起连接在节点Aij上。第一负载电阻Rij0的另一端、第二驱动管NDij1的栅以及第一驱动管NDij0的漏一起连接在节点Bij上。
节点Aij通过开关管NAij0连接到位线BITj0上，节点Bij通过开关管NAij1连接到位线BITj1上。开关管NAij0和NAij1的栅都连接到字线WORDi上。
不论i为何值，连接线CLMj共同连接到第一驱动管NDij0和第二驱动管NDij1的源上。地电位GND加到第一驱动管和第二驱动管NDij0和NDij1的背栅上。很明显，本发明适用于具有这种结构的存储单元。
第二种优选实施例
在包含SRAMS的系统中，为了减少系统的功耗，供给SRAM的电源VDD在SRAM暂时不用时其电位会降低(休眠模式)。在第一种优选实施例中，非选列中存储单元的工作电压大致上为VDD-Vp。因此，如果电源电压VDD降低，也许就不可能维持存储单元的数据。第二种优选实施例使用控制信号HOLD以保持每一存储单元的工作电压为VDD。
图4是关于本发明中第二优选实施例的SRAM的部分结构电路图。第二优选实施例与第一优选实施例的不同是节能电路Sj被节能电路Tj所代替。
除了额外增加一或门Lj，节能电路Tj与节能电路Sj等效。也就是，或门输出控制信号HOLD与初始列选信号Yj的逻辑和，并把这个逻辑和加到NMOS管NVj0的栅上。与加到NMOS管NVj0栅上的逻辑互补的逻辑被加到列NMOS管NVj1的栅上。
当控制信号HOLD为“L”电平时，图4中的电路与本发明第一优选方案图1中所示的电路工作方式相类似。另一方面，当控制信号HOLD为“H”电平时，不管初始列选信号Yj为何值，NMOS管NVj0导通，NMOS管NVj1不导通。因此，地电位GND加到每一条连接线CLMj上。
因此，当供给SRAM的电源VDD在休眠模式中降低时，控制信号HOLD保持为“H”电平，使地电位GND加到存储单元MCij上，所以存储单元MCij上的数据不会被破坏。
如果SRAM的工作不需要与时钟信号CLK保持同步，门Gj可以省去。图5是一种遵照第二优选实施例的SRAM的经调整的结构的部分电路图。图4中的节能电路Tj被节能电路Uj所代替，额外增加了一反相器，此反相器反相初始列选信号Yj，并把此反相信号加到门管PGj0，PGj1的栅上。而且，还用了一反相器来反相控制信号HOLD，并把此反相信号加到节能电路Uj中。
除了用一NAND门Mj代替或门Lj外，节能电路Uj的结构与节能电路Tj相同。由于与非门Mj产生一个反相初始列选信号Yj的反相值(即初始列选信号本身)和反相控制信号HOLD的反相值(即控制信号HOLD本身)的逻辑和，并如图4所示的情况，输出逻辑和。即使供给SRAM的电源VDD在休眠模式时降低，存储单元MCij中的数据也不会被破坏。
第三种优选实施例
当然，中间电位Vp可以由SRAM外部提供，也可以由SRAM内部产生。后一种方法可以省去提供中间电位Vp所需的外部管脚，这也就减少了外部管脚的数目。
按照本发明的第三种优选方案，图6显示了产生中间电位Vp的电路结构图。通过节能电路Sj(或Tj，Uj)中NMOS管NVj1，栅漏短接的NMOS管N1和N2互相串联在连接线CLMj和地之间。假设NMOS管的开启电压为Vth，产生的中间电位Vp大约为2Vth，如果Vth＝0.6V，Vp＝1.2V。
产生中间电位Vp的前提是NMOS管N1和N2都有电流。然而，一旦电流通过连接线CLMj从位线BITj0或BITj1流向NMOS管N1和N2，除非地电位GND通过NMOS管NVj0加到连接线CLMj上，用这种方式产生的中间电位Vp由于连接线CLMj上寄生电容的作用而得以保持。因此，即使当NMOS管N1和N2中没有电流，也就是说，即使位线不提供电流，由于中间电位Vp加到连接线CLMj上，存储单元MCij上的数据可得以保持。
本发明已经得到了详细的描述。然而所有上述的描述在各方面都是说明性的而非限定性的。很明显在不脱离本发明的范围内还可以有大量的调整和变化。