分压器电路技术领域
本发明的一个实施例涉及分压器电路。
背景技术
近年来，分压器电路已用于通过使用各自具有彼此不同的周期的多个时钟
信号来驱动数字电路。
可给出包括触发器的分压器电路（例如，专利文献1）作为常规分压器电
路的示例。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.H05-048432
发明内容
例如，虽然在专利文献1中公开的包括触发器的常规分压器电路可具有简
单的电路配置，但是在分割具有短周期的时钟信号的情况下可能发生故障。例
如，由于包括触发器的常规分压器电路通过选择性地输出电源电压来生成输出
信号，因此操作速度较慢，并且在具有短周期的时钟信号由分压器电路生成的
情况下可发生故障且在一些情况下不生成时钟信号。
本发明的一个实施例旨在防止分压器电路的分割操作中的故障。
根据本发明的一个实施例，生成作为各自具有根据输入时钟信号的电压而
设置的值的电压信号的多个脉冲信号，并且通过使用所生成的多个脉冲信号，
生成周期为输入时钟信号周期的N倍（N是大于或等于2的自然数）的时钟信
号。
本发明的一个实施例是一种分压器电路，该分压器电路包括：供应有第一
时钟信号和第二时钟信号、根据第一时钟信号和第二时钟信号生成顺序地输出
脉冲的2X（X是大于或等于2的自然数）个脉冲信号、并且输出所生成的2X
个脉冲信号的移位寄存器；以及根据2X个脉冲信号生成要作为周期为第一时
钟信号周期的X倍的第三时钟信号的信号、并且输出所生成信号以作为第三时
钟信号的分割信号输出电路。分割信号输出电路包括各自具有源极、漏极和栅
极的X个第一晶体管，其中2X个脉冲信号中的第一至第X脉冲信号中的不同
脉冲信号被输入到X个第一晶体管的相应栅极。换句话说，2X个脉冲信号中的
第一至第X脉冲信号被单独地输入到X个第一晶体管的相应栅极。X个第一晶
体管控制要作为第三时钟信号的信号的电压是否被设为第一电压；并且X个第
二晶体管各自具有源极、漏极和栅极，其中2X个脉冲信号中的第(X+1)至第
2X脉冲信号中的不同脉冲信号被输入到X个第二晶体管的相应栅极。换句话
说，2X个脉冲信号中的第(X+1)至第2X脉冲信号被单独地输入到X个第二晶
体管的相应栅极。X个第二晶体管控制要作为第三时钟信号的信号的电压是否
被设为第二电压。
本发明的一个实施例是一种分压器电路，该分压器电路包括：供应有第一
时钟信号和第二时钟信号、并且生成周期为第一时钟信号周期的X倍（X是大
于或等于2的自然数）的第三时钟信号的第一单元分压器电路；以及供应有第
三时钟信号、并且根据第三时钟信号生成周期为第三时钟信号周期的K倍（K
是大于或等于2的自然数）的第四时钟信号的第二单元分压器电路。第一单元
分压器电路包括：根据第一时钟信号和第二时钟信号生成顺序地输出脉冲的2X
（X是大于或等于2的自然数）个脉冲信号2X、并且输出所生成的2X个脉冲
信号的移位寄存器；以及根据(2×X)个脉冲信号生成电压信号、并且输出所生成
的电压信号作为第三时钟信号的分割信号输出电路。分割信号输出电路包括各
自具有源极、漏极和栅极的X个第一晶体管，其中2X个脉冲信号中的第一至
第X脉冲信号中的不同脉冲信号被输入到X个第一晶体管的相应栅极。换句话
说，2X个脉冲信号中的第一至第X脉冲信号被单独地输入到X个第一晶体管
的相应栅极。X个第一晶体管控制电压信号的电压是否被设为第一电压，并且
X个第二晶体管各自具有源极、漏极和栅极，其中2X个脉冲信号中的第(X+1)
至第2X脉冲信号中的不同脉冲信号被输入到X个第二晶体管的相应栅极。换
句话说，2X个脉冲信号中的第(X+1)至第2X脉冲信号被单独地输入到X个第
二晶体管的相应栅极。X个第二晶体管控制电压信号的电压是否被设为第二电
压。
根据本发明的一个实施例，甚至可在分割具有短周期的时钟信号的操作中
防止故障。
附图简述
在附图中：
图1是示出实施例1中的分压器电路的结构示例的框图；
图2A至2C各自示出实施例2中的分压器电路中的移位寄存器的结构示
例；
图3A和3B各自示出实施例2中的分压器电路中的分割信号输出电路的结
构示例；
图4A至4C是各自示出实施例2中的分压器电路中的移位寄存器的操作示
例的时序图；
图5是示出实施例2中的分压器电路中的分割信号输出电路的操作示例的
时序图；
图6是示出实施例2中的分压器电路中的分割信号输出电路的操作示例的
时序图；
图7是示出实施例3中的分压器电路的结构示例的框图；
图8A至8D是各自示出实施例4中的晶体管的结构示例的截面示意图；
图9A至9C是示出用于制造图8A所示的晶体管的方法的截面示意图；
图10A和10B是示出用于制造图8A所示的晶体管的方法的截面示意图；
以及
图11是示出实施例5中的半导体器件的结构示例的框图。
具体实施方式
在下文中，将参考附图来描述本发明的各个实施例的示例。注意，本发明
不限于以下描述，并且本领域技术人员将容易理解，模式和细节可以各种方式
修改，而不背离本发明的精神和范围。因此，本发明不应被解释为限于以下给
出的实施例的描述。
注意，各个实施例的内容可适当地彼此组合或替代。
（实施例1）
在本实施例中，将描述包括移位寄存器的分压器电路。
将参考图1来描述本实施例的分压器电路的结构。图1是示出本实施例的
分压器电路的结构示例的框图。
图1所示的分压器电路包括移位寄存器101和分割信号输出电路（也称为
DIVOUT）102。
时钟信号被输入到移位寄存器101。例如，时钟信号CLK1（也称为信号
CLK1）和时钟信号CLK2（也称为信号CLK2）作为时钟信号被输入到移位寄
存器101。此外，移位寄存器101输出2X（X是大于或等于2的自然数）个脉
冲信号。
例如，可使用具有电压的信号作为本实施例的分压器电路中的信号。可使
用具有至少第一电压和第二电压的模拟信号或数字信号作为具有电压的信号
（也称为电压信号）。例如，诸如时钟信号之类的二进制数字信号变成低电平
和高电平，由此具有第一电压（低电平电压）和第二电压（高电平电压）。此
外，高电平电压和低电平电压中的每一个优选具有固定值。此外，由于噪声等
对电子电路具有影响，因此高电平电压和低电平电压中的每一个不一定具有固
定值，并且可具有其中值可被视为基本相等的固定范围内的值。此外，可使用
具有第一或第三电压的信号作为本实施例的分压器电路中的信号。可使用高于
或等于第二电压的电压作为第三电压。
注意，电压一般是指在两个点的电位之间的差值（也称为电位差）。然而，
在一些情况下，电压和电位两者的值都使用电路图等中的伏特（V）表示，从
而难以区分它们。由此，在本说明书中，在一个点的电位和基准电位之间的电
位差有时用作在该点的电压，除非另外指明。
信号CLK1和信号CLK2是其波形彼此相差1/2周期的时钟信号。
移位寄存器101包括P（P=2×X）级时序电路（也称为FF）（时序电路
101_1至101_P），该移位寄存器包括P个时序电路。
信号CLK1或信号CLK2被输入到时序电路。此外，时序电路输出具有根
据输入时钟信号而设置的电压的信号作为输出信号。例如，时序电路包括用于
控制输出信号的电压的晶体管。
注意，在分压器电路中，该晶体管包括至少源极、漏极和栅极，除非另外
指明。
源极是指源区、源电极的部分或全部、或者源极布线的部分或全部。具有
源电极和源极布线两者的功能的导电层被称为源极，在一些情况下，源电极和
源极布线之间没有差别。
漏极是指漏区、漏电极的部分或全部、或者漏极布线的部分或全部。具有
漏电极和漏极布线两者的功能的导电层被称为漏极，在一些情况下，漏电极和
漏极布线之间没有差别。
栅极是指栅电极的部分或全部、或者栅极布线的部分或全部。具有栅电极
和栅极布线两者的功能的导电层被称为栅极，在一些情况下，栅电极和栅极布
线之间没有差别。
在一些情况下，根据晶体管的结构、操作条件等，晶体管的源极和漏极彼
此互换。
例如，可使用具有半导体层的晶体管作为分压器电路中的晶体管，该半导
体层包含属于周期表的族14的半导体（例如，硅）。包含属于族14的半导体
的半导体层具有晶体管的沟道形成层的功能。氧化物半导体层被高度提纯为本
征（也称为I型）或基本本征的半导体层。注意，高度提纯是指以下概念中的
至少一个：从氧化物半导体层中尽可能多地去除氢；以及通过向氧化物半导体
层供氧来减少由氧化物半导体层中的氧缺位（deficiency）引起的缺陷。此外，
分压器电路中所包括的所有晶体管可具有相同的导电类型。当所有晶体管具有
相同的导电类型时，与使用具有不同导电类型的晶体管的情况相比，可简化制
造工艺。
时序电路根据时钟信号的电压设置输出信号的电压以导通用于控制时序
电路的输出信号的电压的晶体管。例如，在奇数级中的时序电路中，用于控制
输出信号的电压的晶体管根据信号CLK1设置输出信号的电压。在偶数级中的
时序电路中，用于控制输出信号的电压的晶体管根据信号CLK2设置输出信号
的电压。在用于控制输出信号的电压的晶体管中，电容在栅极与源极或漏极之
间。因此，在时序电路中，晶体管的栅极电压可设置成高于或等于电源电压。
因此，将输出信号的电压设为期望值花费较短的时间，并且输出信号的电压中
的至少一部分可高于或等于电源电压。可使用附加设置的电容器等作为栅极与
源极或漏极之间的电容（即寄生电容）。
2X个脉冲信号被输入到分割信号输出电路102。分割信号输出电路102具
有根据所输入的2X个脉冲信号生成要作为周期为信号CLK1的周期的X倍的
信号CLK3的信号、并且输出要作为信号CLK3的所生成信号作为输出信号的
功能。注意，周期为信号CLK1的周期的X倍的信号的生成也称为频率分割。
分割信号输出电路102包括至少X个晶体管Tr1和X个晶体管Tr2。
第一至第X脉冲信号中的不同脉冲信号被输入到X个晶体管Tr1的相应栅
极。换句话说，2X个脉冲信号中的第一至第X脉冲信号被单独地输入到X个
晶体管Tr1的相应栅极。晶体管Tr1具有控制要作为信号CLK3的信号的电压
在预定时间段中是否被设为第一电压的功能。
第(X+1)至第2X脉冲信号中的不同脉冲信号被输入到X个晶体管Tr2的
相应栅极。换句话说，2X个脉冲信号中的第(X+1)至第2X脉冲信号被单独地
输入到X个晶体管Tr2的相应栅极。晶体管Tr2具有控制要作为信号CLK3的
信号的电压在预定时间段中是否被设为第二电压的功能。
本实施例的分压器电路的示例包括移位寄存器和分割信号输出电路。移位
寄存器具有根据第一时钟信号和第二时钟信号输出2X个脉冲信号的功能。分
割信号输出电路根据2X个脉冲信号设置要作为第三时钟信号的信号的电压，
以顺序地导通X个第一晶体管和X个第二晶体管，并且由此输出周期为第一时
钟信号周期的X倍的第三时钟信号。在本实施例的分压器电路中的移位寄存器
中，将脉冲信号的电压设为期望值花费较短的时间。这是因为要作为输出信号
的脉冲信号的电压根据例如时钟信号的电压来设置。因此，通过使用移位寄存
器，可提高分压器电路的操作速度，并且可防止分压操作中的故障。
（实施例2）
在本实施例中，将描述以上实施例1中的分压器电路的结构示例。
首先，将参考图2A至2C来描述以上实施例的分压器电路的移位寄存器中
的每一时序电路的结构示例。图2A至2C各自示出本实施例的分压器电路的移
位寄存器中的时序电路的结构示例。
置位信号ST11（也称为信号ST11）、重置信号RS11（也称为信号RS11）、
重置信号RS12（也称为信号RS12）、时钟信号CK11（也称为信号CK11）、
时钟信号CK12（也称为信号CK12）、以及电源电压Vp被输入到每一时序电
路。此外，每一时序电路输出输出信号OUT11（输出11）（也称为信号OUT11）。
图2A示出第一级中的时序电路的结构示例。图2A所示的时序电路包括
晶体管101a至101k。
电压Va被输入到晶体管101a的源极和漏极之一，而信号ST11被输入到
晶体管101a的栅极。
电压Va被输入到晶体管101b的源极和漏极之一，而信号RS11被输入到
晶体管101b的栅极。
晶体管101c的源极和漏极之一电连接到晶体管101b的源极和漏极中的另
一个，电压Vb被输入到晶体管101c的源极和漏极中的另一个，并且信号ST11
被输入到晶体管101c的栅极。
注意，电压Va和电压Vb之一是高电源电压Vdd，而电压Va和电压Vb
中的另一个是低电源电压Vss。高电源电压Vdd相对高于低电源电压Vss，而
低电源电压Vss相对低于高电源电压Vdd。在一些情况下，取决于晶体管的极
性等电压Va和电压Vb的值互换。电压Va和电压Vb之间的电位差为电源电
压Vp。
电压Va被输入到晶体管101d的源极和漏极之一，而信号CK12被输入到
晶体管101d的栅极。
晶体管101e的源极和漏极之一电连接到晶体管101d的源极和漏极中的另
一个，晶体管101e的源极和漏极中的另一个电连接到晶体管101b的源极和漏
极中的另一个，并且信号RS12被输入到晶体管101e的栅极。
晶体管101f的源极和漏极之一电连接到晶体管101a的源极和漏极中的另
一个，并且电压Va被输入到晶体管101f的栅极。注意，其中晶体管101f的源
极和漏极中的这一个连接到晶体管101a的源极和漏极中的另一个的部分也称
为节点NA1。
晶体管101g的源极和漏极之一电连接到晶体管101a的源极和漏极中的另
一个，电压Vb被输入到晶体管101g的源极和漏极中的另一个，并且晶体管101g
的栅极电连接到晶体管101e的源极和漏极中的另一个。
信号CK11被输入到晶体管101h的源极和漏极之一，并且晶体管101h的
栅极电连接到晶体管101f的源极和漏极中的另一个。注意，其中晶体管101h
的栅极连接到晶体管101f的源极和漏极中的另一个的部分也称为节点NB 1。
晶体管101i的源极和漏极之一电连接到晶体管101h的源极和漏极中的另
一个，电压Vb被输入到晶体管101i的源极和漏极中的另一个，并且晶体管101i
的栅极电连接到晶体管101e的源极和漏极中的另一个。注意，其中晶体管101i
的栅极、晶体管101b的源极和漏极中的另一个、晶体管101c的源极和漏极中
的一个、晶体管101e的源极和漏极中的另一个、晶体管101g的栅极、以及晶
体管101k的源极和漏极之一彼此连接的部分也称为节点NC1。
电压Va被输入到晶体管101j的源极和漏极之一，晶体管101j的源极和漏
极中的另一个电连接到晶体管101a的源极和漏极中的另一个，并且信号FB被
输入到晶体管101j的栅极。信号FB是反馈信号，该信号是第P级中的时序电
路101_P的信号OUT11（也称为信号OUT11(101_P)）。
晶体管101k的源极和漏极之一电连接到晶体管101b的源极和漏极中的另
一个，电压Vb被输入到晶体管101k的源极和漏极中的另一个，并且信号FB
被输入到晶体管101k的栅极。
图2B示出第二至第((P/2)+1)级中的时序电路的结构示例。
图2B所示的时序电路具有其中从图2A所示的时序电路中省略晶体管101j
和晶体管101k的结构。因此，适当地采用图2A所示的时序电路的结构示例的
描述。
图2C示出第((P/2)+2)至第P级中的时序电路的结构示例。
除了图2B所示的时序电路的结构以外，图2C所示的时序电路具有其中输
出节点NB1的电压作为信号OUT12（输出12）的结构。因此，对于具有与图
2B所示的时序电路相同的结构的部分，适当地采用对图2A所示的时序电路的
描述。
起动信号SP（也称为信号SP）作为信号ST11被输入到第一级中的时序电
路。信号SP是脉冲信号。
第Q（Q是大于或等于1且小于或等于(P-1)的自然数）级中的时序电路
的信号OUT11作为信号ST11被输入到第(Q+1)级中的时序电路。
第(U+1)（U是大于或等于1且小于或等于(P-1)）级中的时序电路的信
号OUT11作为信号RS11被输入到第U级中的时序电路。
第一级中的时序电路的信号OUT11作为信号RS11被输入到第P级中的时
序电路。
信号CLK2作为信号CK11且信号CLK1作为信号CK12被输入到偶数级
中的时序电路。
信号CLK1作为信号CK11和信号CK12被输入到奇数级中的时序电路。
信号RST作为信号RS12被输入到每一时序电路。信号RST是脉冲信号。
注意，可通过使用信号RST来生成信号SP。
接着，将参考图3A和3B来描述本实施例的分压器电路中的分割信号输出
电路的结构示例。图3A和3B各自示出本实施例的分压器电路中的分割信号输
出电路的结构示例。
图3A所示的分割信号输出电路是其中移位寄存器包括四级时序电路的分
割信号输出电路。图3A所示的分割信号输出电路包括晶体管102a至102m、
延迟电路102DL1、以及延迟电路102DL2。
信号S1A、信号S1B、信号S2A、信号S2B、时钟信号CK21（也称为信
号CK21）、重置信号RS21（也称为信号RS21）、以及电源电压Vp被输入到
图3A所示的分割信号输出电路。此外，图3A所示的分割信号输出电路输出输
出信号OUT21（输出21）（也称为信号OUT21）。信号OUT21是时钟信号
CLK1的频率除以N的时钟信号。即，信号OUT21的周期是时钟信号CLK1
的周期的N倍。
电压Va被输入到晶体管102a的源极和漏极之一，而信号S1B被输入到晶
体管102a的栅极。
电压Va被输入到晶体管102d的源极和漏极之一，而信号S2B被输入到晶
体管102b的栅极。
晶体管102c的源极和漏极之一电连接到晶体管102b的源极和漏极中的另
一个，电压Vb被输入到晶体管102c的源极和漏极中的另一个，并且信号S1B
被输入到晶体管102c的栅极。
电压Va被输入到晶体管102d的源极和漏极之一，而信号CK21被输入到
晶体管102d的栅极。
晶体管102e的源极和漏极之一电连接到晶体管102d的源极和漏极中的另
一个，晶体管102e的源极和漏极中的另一个电连接到晶体管102b的源极和漏
极中的另一个，并且信号RS21被输入到晶体管102e的栅极。
晶体管102f的源极和漏极之一电连接到晶体管102a的源极和漏极中的另
一个，并且电压Va被输入到晶体管102f的栅极。注意，其中晶体管102f的源
极和漏极之一连接到晶体管102a的源极和漏极中的另一个的部分也称为节点
NA2。
晶体管102g的源极和漏极之一电连接到晶体管102a的源极和漏极中的另
一个，电压Vb被输入到晶体管102g的源极和漏极中的另一个，并且晶体管102g
的栅极电连接到晶体管102b的源极和漏极中的另一个。注意，其中晶体管102g
的栅极、晶体管102b的源极和漏极中的另一个、晶体管102c的源极和漏极中
的一个、以及晶体管102e的源极和漏极中的另一个彼此连接的部分也称为节点
NC2。
信号CK21被输入到晶体管102h的源极和漏极之一，并且晶体管102h的
栅极电连接到晶体管102f的源极和漏极中的另一个。注意，其中晶体管102h
的栅极连接到晶体管102f的源极和漏极中的另一个的部分也称为节点NB2。
电压Va被输入到晶体管102i的源极和漏极之一，晶体管102i的源极和漏
极中的另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2A
经由延迟电路102DL1输入到晶体管102i的栅极。
晶体管102j的源极和漏极之一电连接到晶体管102h的源极和漏极中的另
一个，电压Vb被输入到晶体管102j的源极和漏极中的另一个，并且信号S1B
被输入到晶体管102j的栅极。
电压Va被输入到晶体管102k的源极和漏极之一，晶体管102k的源极和
漏极中的另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2B
被输入到晶体管102k的栅极。
晶体管102l的源极和漏极之一电连接到晶体管102h的源极和漏极中的另
一个，电压Vb被输入到晶体管102l的源极和漏极中的另一个，并且信号S1A
被输入到晶体管102l的栅极。
晶体管102m的源极和漏极之一电连接到晶体管102f的源极和漏极中的另
一个，电压Vb被输入到晶体管102m的源极和漏极中的另一个，并且信号S2A
经由延迟电路102DL1和延迟电路102DL2输入到晶体管102m的栅极。
信号CLK1作为信号CK21、信号RST作为信号RS21、移位寄存器101
中的第一级中的时序电路的信号OUT11（也称为信号OUT11(101_1)）作为信
号S1A、移位寄存器101中的第二级中的时序电路的信号OUT11（也称为信号
OUT11(101_2)）作为信号S1B、移位寄存器101中的第三级中的时序电路的信
号OUT11（也称为信号OUT11(101_3)）作为信号S2A、且移位寄存器101中
的第四级中的时序电路101_4的信号OUT12（也称为信号OUT12(101_4)）作
为信号S2B输入到图3A所示的时序电路。
图3B所示的分割信号输出电路是其中移位寄存器101包括八级时序电路
的分割信号输出电路。除了图3A所示的分割信号输出电路的结构以外，图3B
所示的分割信号输出电路包括晶体管102n至102q，并且还输入信号S1C、信
号S1D、信号S2C、以及信号S2D。
电压Va被输入到晶体管102n的源极和漏极之一，晶体管102n的源极和
漏极中的另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2C
被输入到晶体管102n的栅极。
晶体管102o的源极和漏极之一电连接到晶体管102h的源极和漏极中的另
一个，电压Vb被输入到晶体管102o的源极和漏极中的另一个，并且信号S1C
被输入到晶体管102o的栅极。
电压Va被输入到晶体管102p的源极和漏极之一，晶体管102p的源极和
漏极中的另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2D
被输入到晶体管102p的栅极。
晶体管102q的源极和漏极之一电连接到晶体管102h的源极和漏极中的另
一个，电压Vb被输入到晶体管102q的源极和漏极中的另一个，并且信号S1D
被输入到晶体管102q的栅极。
此外，信号CLK1作为信号CK21、信号RST作为信号RS21、信号移位寄
存器101中的第一级中的像素电路的信号OUT11作为信号S1A、移位寄存器
101中的第二级中的时序电路的信号OUT11作为信号S1B、移位寄存器101中
的第三级中的时序电路的信号OUT11作为信号S1C、移位寄存器101中的第
四级中的时序电路的信号OUT12作为信号S1D、移位寄存器101中的第五级
中的时序电路的信号OUT11（也称为信号OUT11(101_5)）作为信号S2A、移
位寄存器101中的第六级中的时序电路的信号OUT12（也称为信号
OUT12(101_6)）作为信号S2B、移位寄存器101中的第七级中的时序电路的信
号OUT12（也称为信号OUT12(101_7)）作为信号S2C、且移位寄存器101中
的第八级中的时序电路的信号OUT12（也称为信号OUT12(101_8)）被输入到
图3B所示的分割信号输出电路。
注意，延迟电路102DL1和延迟电路102DL2各自使用例如并联电连接的
2N（N是自然数）个反相器来形成。
接着，将描述本实施例的分压器电路的操作示例。
首先，将参考图4A至4C来描述分压器电路中的移位寄存器101的操作示
例。图4A至4C是各自示出本实施例的分压器电路中的移位寄存器的操作示例
的时序图。注意，在此作为示例，所有晶体管101a至101i具有N型导电性，
输入高电源电压Vdd作为电压Va，并且输入低电源电压Vss作为电压Vb。
图4A是示出奇数级中的时序电路的操作示例的时序图。在图4A中，在
时刻T11，信号CK11和信号CK12各自被设为高电平，信号ST11被设为低电
平，信号RS11被设为低电平，并且信号RS12被设为高电平。
此时，时序电路被设为重置状态。此外，晶体管101b和晶体管101c截止，
并且晶体管101d和晶体管101e导通；因此，节点NC1的电压（也称为VNC1）
变成等于电压Va的值，并且晶体管101g和晶体管101i导通。另外，晶体管
101截止且晶体管101g处于导通状态；因此节点NA1的电压（也称为VNA1）
变成等于电压Vb的值。此外，由于晶体管101f处于导通状态，因此节点NB1
的电压（也称为VNB1）变成等于电压Vb的值，并且晶体管101h截止。晶体
管101h截止且晶体管101i导通，从而信号OUT11被设为低电平。
接着，在时刻T12，信号CK11和信号CK12各自被设为低电平，信号ST11
被设为高电平，信号RS11保持在低电平，并且信号RS12保持在高电平。
此时，时序电路被设为设置状态。晶体管101b保持截止，晶体管101c导
通，晶体管101d截止，并且晶体管101e保持导通；因此，节点NC1的电压保
持等于电压Vb的值，并且晶体管101g和晶体管101i截止。此外，晶体管101a
导通且晶体管101g截止；因此，节点NA1的电压变成等于电压Va的值。此
外，由于晶体管101f处于导通状态，因此节点NB1的电压变成等于电压Va
的值，晶体管101h处于导通状态，节点NA1的电压和节点NB1的电压变成等
于电压Va的值；由此，晶体管101f截止。晶体管101h导通且晶体管101i截
止，从而信号OUT11保持在低电平。
接着，在时刻T13，信号CK11和信号CK12各自被设为高电平，信号ST11
被设为低电平，信号RS11保持在低电平，并且信号RS12被设为低电平。
此时，晶体管101b保持截止，晶体管101c截止，晶体管101d导通，并
且晶体管101e截止；因此，节点NC1的电压保持等于电压Vb的值，并且晶
体管101g和晶体管101i保持截止。此外，晶体管101a截止且晶体管101g保
持截止；因此，节点NA1的电压保持等于电压Va的值。晶体管101f保持截止，
并且节点NB1进入浮动状态。晶体管101h保持导通且晶体管101i保持截止，
从而增大晶体管101h的源极和漏极中的另一个的电压。然后，由于在晶体管
101h的栅极与晶体管101h的源极和漏极中的另一个之间所生成的寄生电容所
引起的电容耦合，节点NB 1的电压增大。这是所谓的引导操作。节点NB 1的
电压增加到大于电压Va和晶体管101h的阈值电压（也称为Vth101h）之和的值，
即，Va+Vth101h+Vx。此时，晶体管101h保持导通。此外，信号OUT11被设
为高电平。
接着，在时刻T14，信号CK11和信号CK12各自被设为低电平，信号ST11
保持在低电平，信号RS11被设为高电平，并且信号RS12保持在低电平。
此时，晶体管101b导通，晶体管101c和晶体管101e保持截止，并且晶体
管101d截止；因此，节点NC1的电压变成等于电压Va的值，并且晶体管101g
和晶体管101i导通。此外，晶体管101a保持截止且晶体管101g导通；因此，
节点NA1的电压变成等于电压Vb的值，并且晶体管101f导通。由于晶体管
101f导通，因此节点NB1的电压变成等于电压Vb的值，并且晶体管101h截
止。由于晶体管101h截止且晶体管101i导通，因此信号OUT11被设为低电平。
由此，奇数级中的时序电路输出信号OUT11的脉冲。
图4B是示出偶数级中的时序电路的操作示例的时序图。在图4B中，在时
刻T11，信号CK11被设为低电平，信号CK12被设为高电平，信号ST11被设
为低电平，信号RS11被设为低电平，并且信号RS12被设为高电平。
此时，时序电路被设为重置状态。晶体管101b和晶体管101c截止，并且
晶体管101d和晶体管101e导通；因此，节点NC1的电压变成等于电压Va的
值，并且晶体管101g和晶体管101i导通。此外，晶体管101a截止且晶体管
101g导通；因此，节点NA1的电压变成等于电压Vb的值。由于晶体管101f
处于导通状态，因此节点NB1的电压变成等于电压Vb的值，并且晶体管101h
截止。晶体管101h截止且晶体管101i导通，从而信号OUT11被设为低电平。
接着，在时刻T12，信号CK11被设为高电平，信号CK12被设为低电平，
信号ST11保持在低电平，信号RS11保持在低电平，并且信号RS12保持在高
电平。
此时，晶体管101b和晶体管101c保持截止，晶体管101e保持导通，并且
晶体管101d截止；因此，节点NC1的电压保持等于电压Va的值，并且晶体
管101g和晶体管101i保持导通。此外，晶体管101a保持截止且晶体管101g
保持导通；因此，节点NA1的电压保持等于电压Vb的值。由于晶体管101f
保持导通，因此节点NB1的电压保持等于电压Vb的值，并且晶体管101h保
持截止。晶体管101h保持截止且晶体管101i保持导通，从而信号OUT11保持
在低电平。
接着，在时刻T13，信号CK11被设为低电平，信号CK12被设为高电平，
信号ST11被设为高电平，信号RS11保持在低电平，并且信号RS12被设为低
电平。
此时，时序电路被设为置位状态。晶体管101b保持截止，晶体管101c导
通，晶体管101d导通，并且晶体管101e截止；因此，节点NC1的电压变成等
于电压Vb的值，并且晶体管101g和晶体管101i截止。此外，晶体管101a导
通且晶体管101g截止；因此，节点NA1的电压变成等于电压Va的值。由于
晶体管101f保持导通，因此节点NB1的电压变成等于电压Va的值，并且晶体
管101h导通。当节点NA1的电压和节点NB1的电压变成等于电压Va的值时，
晶体管101f截止。晶体管101h导通且晶体管101i截止，从而信号OUT11保
持在低电平。
接着，在时刻T14，信号CK11被设为高电平，信号CK12被设为低电平，
信号ST11被设为低电平，信号RS11保持在低电平，并且信号RS12保持在低
电平。
此时，晶体管101b和晶体管101e保持截止，并且晶体管101c和晶体管
101d截止；因此，节点NC1的电压保持等于电压Vb的值，并且晶体管101g
和晶体管101i保持截止。此外，晶体管101a截止且晶体管101g保持截止；因
此，节点NA1的电压保持等于电压Va的值。晶体管101f保持截止，节点NB
进入浮动状态，晶体管101h保持导通，并且晶体管101i保持截止；因此，晶
体管101h的源极和漏极中的另一个的电压增大。然后，由于在晶体管101h的
栅极与晶体管101h的源极和漏极中的另一个之间所生成的寄生电容所引起的
电容耦合，节点NB1的电压增大。节点NB1的电压增加到大于电压Va和晶体
管101h的阈值电压（也称为Vth101h）之和的值，即，Va+Vth101h+Vx。此时，
晶体管101h保持导通且晶体管101i保持截止，从而信号OUT11被设为高电平。
接着，在时刻T15，信号CK11被设为低电平，信号CK12被设为高电平，
信号ST11保持低电平，信号RS11被设为高电平，并且信号RS12保持在低电
平。
此时，晶体管101c和晶体管101e保持截止，并且晶体管101b导通；因此，
节点NC1的电压变成等于电压Va的值，并且晶体管101g和晶体管101i导通。
此外，晶体管101a保持截止且晶体管101g导通；因此，节点NA1的电压变成
等于电压Vb的值。由于晶体管101f导通，因此节点NB1的电压变成等于电压
Vb的值，并且晶体管101h截止。晶体管101h截止且晶体管101i导通，从而
信号OUT11被设为低电平。
由此，时序电路输出信号OUT11的脉冲。
此外，通过使用参考图4A所描述的时序电路的操作示例的描述来描述图
2A所示的时序电路的操作示例。
在图2A所示的时序电路中，除了图2B所示的时序电路的操作以外，当输
入信号FB的脉冲时，晶体管101j和晶体管101k导通。当晶体管101j导通时，
节点NA1的电压变成等于电压Va的值，并且晶体管101f截止。当晶体管101k
导通时，节点NB 1的电压变成等于电压Vb的值，并且晶体管101g和晶体管
101i截止。
此外，图2C所示的时序电路的操作与以上所述的图2B所示的时序电路的
操作相同；因此，适当地采用对图2B所示的时序电路的操作示例的描述。
图4C是示出图1所示的移位寄存器的操作示例的时序图。
在图4C中，首先，输入信号RST的脉冲，从而每一时序电路被设为重置
状态。然后，输入信号SP的脉冲，从而第一级中的时序电路101_1被设为置
位状态。在下一时间段中，第一级中的时序电路101_1输出信号OUT11的脉
冲。此外，第一级中的时序电路101_1的信号OUT11的脉冲作为置位信号ST11
被输入到第二级中的时序电路101_2，从而第二级中的时序电路101_2被设为
置位状态。在下一时间段中，第二级中的时序电路101_2输出信号OUT11的
脉冲。以上操作顺序地执行至第P级中的时序电路101_P且包括该时序电路。
由此，第一级中的时序电路101_1的信号OUT11的脉冲被顺序地输出到第P
级中的时序电路101_P。以上是本实施例的分压器电路中的移位寄存器的操作
示例。
此外，作为本实施例的分压器电路的分割信号输出电路的操作示例，将参
考图5来描述具有图3A所示的结构的分割信号输出电路的操作示例。图5是
示出具有图3A所示的结构的分割信号输出电路的操作示例的时序图。
在图5中，在时刻T21，信号CK21被设为高电平，信号RS21被设为高
电平，信号S1A处于低电平，信号S1B处于低电平，信号S2A处于低电平，
并且信号S2B的电压等于电压Vb的值。
此时，分割信号输出电路被设为重置状态。晶体管102b和晶体管102c截
止且晶体管102d和晶体管102e导通；因此，节点NC2的电压（也称为VNC2）
变成等于电压Va的值，并且晶体管102g导通。此外，晶体管102g导通且晶
体管102a截止；因此，节点NA1的电压（也称为VNA2)）变成等于电压Vb的
值。由于晶体管102f处于导通状态，因此节点NB2的电压（也称为VNB2）变
成等于电压Vb的值，并且晶体管102h截止。此外，晶体管102h、晶体管102i、
晶体管102j、晶体管102k、晶体管102l、以及晶体管102m截止，从而信号
OUT21保持前一时间段中的状态。
接着，在时刻T22，信号CK21被设为低电平，信号RS21保持在高电平，
信号S1A保持在低电平，信号S1B保持在低电平，信号S2A保持在低电平，
并且信号S2B的电压保持等于电压Vb的值。
此时，晶体管102b和晶体管102c保持截止，晶体管102d截止，并且晶
体管102e保持导通；因此，节点NC2的电压保持等于电压Va的值，并且晶体
管102g保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；因此，
节点NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点
NB2的电压保持等于电压Vb的值，并且晶体管102h保持截止。此外，晶体管
102h、晶体管102i、晶体管102j、晶体管102k、晶体管102l、以及晶体管102m
保持截止，从而信号OUT21保持前一时间段中的状态。
接着，在时刻T23，信号CK21被设为高电平，信号RS21被设为低电平，
信号S1A被设为高电平，信号S1B保持在低电平，信号S2A保持在低电平，
并且信号S2B的电压保持等于电压Vb的值。
此时，晶体管102b和晶体管102c保持截止，晶体管102d导通，并且晶
体管102e截止；因此，节点NC2的电压保持等于电压Va的值，并且晶体管
102g保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；因此，
节点NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点
NB2的电压保持等于电压Vb的值，并且晶体管102h保持截止。此外，晶体管
102l导通，并且晶体管102h、晶体管102i、晶体管102j、晶体管102k、以及
晶体管102m保持截止，从而信号OUT21被设为低电平。
接着，在时刻T24，信号CK21被设为低电平，信号RS21保持在低电平，
信号S1A被设为低电平，信号S1B被设为高电平，信号S2A保持在低电平，
并且信号S2B的电压保持等于电压Vb的值。
此时，晶体管102b和晶体管102e保持截止，晶体管102c导通，并且晶体
管102d保持截止；因此，节点NC2的电压变成等于电压Vb的值，并且晶体
管102g截止。此外，晶体管102a导通且晶体管102g截止；因此，节点NA2
的电压变成等于电压Va的值。由于晶体管102f处于导通状态，因此节点NB2
的电压变成等于电压Va的值，晶体管102h导通，并且节点NA2的电压和节
点NB2的电压变成等于电压Va的值；由此，晶体管102f截止。此外，晶体管
102l截止，晶体管102h和晶体管102j导通，并且晶体管102i、晶体管102k、
以及晶体管102m保持截止，从而信号OUT21保持在低电平。
接着，在时刻T25，信号CK21被设为高电平，信号RS21保持在低电平，
信号S1A保持在低电平，信号S1B被设为低电平，信号S2A被设为高电平，
并且信号S2B的电压变成等于电压Va的值。
此时，晶体管102a截止且晶体管102f保持截止；因此，节点NB2进入浮
动状态。由于晶体管102h保持导通，因此晶体管102h的源极和漏极中的另一
个的电压增大。然后，由于在晶体管102h的栅极与晶体管102h的源极和漏极
中的另一个之间所生成的寄生电容所引起的电容耦合，节点NB2的电压增大。
这是所谓的引导操作。节点NB2的电压增加到大于电压Va和晶体管102h的
阈值电压（也称为Vth102h）之和的值，即，Va+Vth102h+Vx。此时，晶体管
102h保持导通。此外，晶体管102i和晶体管102k导通，晶体管102j截止，晶
体管102h保持导通，并且晶体管102l保持截止；因此，信号OUT21被设为高
电平。此外，晶体管102b和晶体管102d导通，晶体管102c截止，并且晶体管
102e保持截止；因此，节点NC2的电压变成等于电压Va的值，并且晶体管102g
导通。由于晶体管102g处于导通状态且晶体管102a处于截止状态，因此节点
NB2的电压变成等于电压Vb的值。此外，晶体管102f导通且晶体管102m导
通，从而节点NB2的电压变成等于电压Vb的值，并且晶体管102h截止。
接着，在时刻T26，信号CK21被设为低电平，信号RS21保持在低电平，
信号S1A保持在低电平，信号S1B保持在低电平，信号S2A被设为低电平，
并且信号S2B的电压变成Va+Vth102h+Vx。
此时，晶体管102b保持导通，晶体管102c和晶体管102e保持截止，并且
晶体管102d截止；因此，节点NC2的电压保持等于电压Va的值，并且晶体
管102g保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；因此，
节点NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点
NB2的电压保持等于电压Vb的值，并且晶体管102h保持截止。此外，晶体管
102i和晶体管102m截止，晶体管102h、晶体管102j、以及晶体管102l保持截
止，并且晶体管102k保持导通，从而信号OUT21保持在高电平。
由此，分割信号输出电路输出信号CLK3作为信号OUT21。信号CLK3是
其周期为信号CLK1的周期的两倍的时钟信号。
此外，通过使用对图3A所示的分割信号输出电路的操作示例的以上描述
来描述图3B所示的分割信号输出电路的操作示例。
将参考图6来描述图3B所示的分割信号输出电路的操作示例。图6是示
出图3B所示的分割信号输出电路的操作示例的时序图。
如图FIG.6所示，在图3B所示的分割信号输出电路中，除了图3A所示
的分割信号输出电路的操作以外，在时刻T23和时刻T24之间的时刻T31，信
号CK21被设为低电平，信号RS21保持在低电平，信号S1A被设为低电平，
信号S1C被设为高电平，信号S1D保持在低电平，信号S1B保持在低电平，
信号S2A保持在低电平，信号S2B的电压保持等于电压Vb的值，信号S2C的
电压保持等于电压Vb的值，并且信号S2D保持在低电平。
此时，晶体管102b、晶体管102c、以及晶体管102e保持截止，并且晶体
管102d截止；因此，节点NC2的电压保持等于电压Va的值，并且晶体管102g
保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；因此，节点
NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点NB2
的电压保持等于电压Vb的值，并且晶体管102h保持截止。晶体管102l截止，
晶体管102o导通，并且晶体管102h、晶体管102i、晶体管102j、晶体管102k、
晶体管102m、晶体管102n、晶体管102p、以及晶体管102q保持截止，从而
信号OUT21保持在低电平。
接着，在时刻T32，信号CK21被设为高电平，信号RS21保持在低电平，
信号S1A保持在低电平，信号S1C被设为低电平，信号S1D被设为高电平，
信号S1B保持在低电平，信号S2A保持在低电平，信号S2B的电压保持等于
电压Vb的值，信号S2C的电压保持等于电压Vb的值，并且信号S2D的电压
保持等于Vb的值。
此时，晶体管102b、晶体管102c、以及晶体管102e保持截止，并且晶体
管102d导通；因此，节点NC2的电压保持等于电压Va的值，并且晶体管102g
保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；因此，节点
NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点NB2
的电压保持等于电压Vb的值，并且晶体管102h保持截止。此外，晶体管102o
截止，晶体管102q导通，并且晶体管102h、晶体管102i、晶体管102j、晶体
管102k、晶体管102l、晶体管102m、晶体管102n、以及晶体管102p保持截
止，从而信号OUT21保持在低电平。
此外，在时刻T25，信号CK21被设为高电平，信号RS21保持在低电平，
信号S1A保持在低电平，信号S1C保持在低电平，信号S1D保持在低电平，
信号S1B被设为低电平，信号S2A被设为高电平，信号S2B的电压变成等于
电压Va的值，信号S2C的电压保持等于电压Vb的值，并且信号S2D的电压
保持等于电压Vb的值。
此时，晶体管102a截止且晶体管102f保持截止；因此，节点NB2进入浮
动状态。由于晶体管102h保持导通，因此晶体管102h的源极和漏极中的另一
个的电压增大。然后，由于在晶体管102h的栅极与晶体管102h的源极和漏极
中的另一个之间所生成的寄生电容所引起的电容耦合，节点NB2的电压增大。
这是所谓的引导操作。节点NB2的电压增加到大于电压Va和晶体管102h的
阈值电压（也称为Vth102h）之和的值，即，Va+Vth102h+Vx。此时，晶体管
102h保持导通。此外，晶体管102i和晶体管102k导通，晶体管102j截止，晶
体管102h保持导通，并且晶体管102l、晶体管102n、晶体管102o、以及晶体
管102q保持截止；因此，信号OUT21被设为高电平。晶体管102b和晶体管
102d导通，晶体管102c截止，并且晶体管102e保持截止；因此，节点NC2
的电压变成等于电压Va的值，并且晶体管102g导通。由于晶体管102g导通
且晶体管102a截止，因此节点NB2的电压变成等于电压Vb的值。此外，晶
体管102f导通且晶体管102m导通，从而节点NB2的电压变成等于电压Vb的
值，并且晶体管102h截止。
接着，在时刻T26，信号CK21被设为低电平，信号RS21保持在低电平，
信号S1A保持在低电平，信号S1C保持在低电平，信号S1D保持在低电平，
信号S1B保持在低电平，信号S2A被设为低电平，信号S2B的电压变成Va+
Vth102h+Vx，信号S2C的电压变成等于电压Va的值，并且信号S2D的电压保
持等于电压Vb的值。
此时，晶体管102b保持导通，晶体管102c和晶体管102e保持截止，并且
晶体管102d截止；因此，节点NC2的电压保持等于电压Va的值，并且晶体
管102g保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；因此，
节点NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点
NB2的电压保持等于电压Vb的值，并且晶体管102h保持截止。此外，晶体管
102i和晶体管102m截止，晶体管102m导通，晶体管102k保持导通，并且晶
体管102h、晶体管102j、晶体管102l、晶体管102o、以及晶体管102q保持截
止；从而，信号OUT21保持在高电平。
此外，在时刻T26之后的时刻T33，信号CK21被设为高电平，信号RS21
保持在低电平，信号S1A保持在低电平，信号S1C保持在低电平，信号S1D
保持在低电平，信号S1B保持在低电平，信号S2A保持在低电平，信号S2B
的电压变成等于电压Vb的值，信号S2C的电压变成Va+Vth101h+Vx，并且
信号S2D的电压变成等于电压Va的值。
此时，晶体管102c保持截止，晶体管102b截止，晶体管102d导通，并
且晶体管102e保持截止；因此，节点NC2的电压保持等于电压Va的值，并且
晶体管102g保持导通。此外，晶体管102a保持截止且晶体管102g保持导通；
因此，节点NA2的电压保持等于电压Vb的值。由于晶体管102f保持导通，因
此节点NB2的电压保持等于电压Vb的值，并且晶体管102h保持截止。此外，
晶体管102n保持导通，晶体管102k截止，晶体管102p导通，并且晶体管102h、
晶体管102i、晶体管102j、晶体管102l、晶体管102m、晶体管102o、以及晶
体管102q保持截止，从而信号OUT21保持在高电平。
此外，在时刻T34，信号CK21被设为低电平，信号RS21保持在低电平，
信号S1A保持在低电平，信号S1C保持在低电平，信号S1D保持在低电平，
信号S1B保持在低电平，信号S2A保持在低电平，信号S2B的电压保持等于
电压Vb的值，信号S2C的电压变成等于电压Vb的值，并且信号S2D的电压
变成Va+Vth102h+Vx。
此时，晶体管102b、晶体管102c、以及晶体管102e保持截止，并且晶体
管102d截止；因此，节点NC2的电压保持等于电压Va的值，并且晶体管102g
保持导通。晶体管102a保持截止且晶体管102g保持导通；因此，节点NA2
的电压保持等于电压Vb的值。由于晶体管102f保持导通，因此节点NB2的电
压保持等于电压Vb的值，并且晶体管102h保持截止。此外，晶体管102n截
止，晶体管102p保持导通，并且晶体管102h、晶体管102i、晶体管102j、晶
体管102k、晶体管102l、晶体管102m、晶体管102o、以及晶体管102q保持
截止，从而信号OUT21保持在高电平。
由此，分割信号输出电路输出信号CLK3作为信号OUT21。信号CLK3是
其周期为信号CLK1的周期的四倍的时钟信号。
如上所述，本实施例的分压器电路的示例包括移位寄存器和分割信号输出
电路。移位寄存器具有根据第一时钟信号和第二时钟信号输出2X个脉冲信号
的功能。分割信号输出电路根据2X个脉冲信号设置作为第三时钟信号的信号
的电压以顺序地导通X个第一晶体管和X个第二晶体管，并且分割信号输出电
路输出周期为第一时钟信号周期的X倍的第三时钟信号。在本实施例的分压器
电路中的移位寄存器中，将脉冲信号的电压设为期望值花费较短的时间。这是
因为要作为输出信号的脉冲信号的电压根据时钟信号的电压设置。因此，通过
使用移位寄存器，可提高分压器电路的操作速度，并且可防止分压操作中的故
障。
在本实施例的分压器电路的示例，值高于电源电压的电压信号被用于将要
作为第三时钟信号的信号的电压设为第二电压。利用这种结构，可将处于高电
平的第三时钟信号的电压设成高于或等于电源电压。
（实施例3）
在本实施例中，将描述其中包括移位寄存器的分压器电路和具有另一结构
的分压器电路组合使用的分压器电路。
将参考图7来描述本实施例的分压器电路的结构示例。图7是示出本实施
例的分压器电路的结构示例的框图。
图7所示的分压器电路包括单元分压器电路201（也称为DIV1）和单元分
压器电路202（也称为DIV2）。
起动信号SP31（也称为信号SP31）和时钟信号CK31（也称为信号CK31）
被输入到单元分压器电路201。单元分压器电路201输出周期为信号CK31的
周期的X倍的时钟信号CK32（也称为信号CK32）。以上实施例中所描述的任
一分压器电路可应用于单元分压器电路201。在此情况下，信号SP31对应于信
号SP，而信号CK32对应于信号OUT21。
信号SP31和信号CK32被输入到单元分压器电路202。单元分压器电路
202输出周期为信号CK32的周期的K倍（K是大于或等于2的自然数）的时
钟信号CK33（也称为信号CK33）。例如，触发器可用作单元分压器电路202。
此外，单元分压器电路202可包括多个触发器。当触发器使用相同导电类型的
晶体管来形成时，分压器电路202可在与单元分压器电路201相同的工艺中形
成。利用这种结构，可生成具有彼此不同的周期且周期为信号CK32的周期的
K倍的时钟信号。
如参考图7所描述的，本实施例的分压器电路的示例设置有第一单元分压
器电路和第二单元分压器电路。第一单元分压器电路是任一以上实施例中所描
述的分压器电路，并且作为第二单元分压器电路的输出信号的时钟信号的周期
大于作为大于第一单元分压器电路的输出信号的时钟信号的周期。第二单元分
压器电路可具有比第一单元分压器电路简单的电路配置。此外，由于频率分割
之后时刻的时钟信号的周期较短，因此分割操作的速度一般较快。因此，当第
一单元分压器电路和第二单元分压器电路组合使用时，可生成具有彼此不同的
周期的时钟信号，同时抑制电路面积的增加并抑制故障。
（实施例4）
在本实施例中，将描述可在以上实施例的任一分压器电路中使用的包括氧
化物半导体层的晶体管。
可在以上实施例的任一分压器电路中使用的包括氧化物半导体层的晶体
管是包括高度提纯为本征（也称为I型）或基本本征的半导体层的晶体管。
在氧化物半导体层中使用的氧化物半导体的示例为四组分金属氧化物、三
组分金属氧化物、以及二组分金属氧化物。例如，可使用In-Sn-Ga-Zn-O基金
属氧化物等作为四组分金属氧化物。可使用In-Ga-Zn-O基金属氧化物、
In-Sn-Zn-O基金属氧化物、In-Al-Zn-O基金属氧化物、Sn-Ga-Zn-O基金属氧化
物、Al-Ga-Zn-O基金属氧化物、Sn-Al-Zn-O基金属氧化物等作为三组分金属氧
化物。例如，可使用In-Zn-O基金属氧化物、Sn-Zn-O基金属氧化物、Al-Zn-O
基金属氧化物、Zn-Mg-O基金属氧化物、Sn-Mg-O基金属氧化物、In-Mg-O基
金属氧化物、In-Sn-O基金属氧化物等作为二组分金属氧化物。另外，也可使
用In-O基金属氧化物、Sn-O基金属氧化物、Zn-O基金属氧化物等作为氧化物
半导体。此外，可用作氧化物半导体的金属氧化物可包含SiO2。
可使用由InMO3(ZnO)m（m大于0）表示的材料作为氧化物半导体。在此，
M表示从Ga、Al、Mn和Co中选择的一种或多种金属元素。例如，可给出Ga、
Ga和Al、Ga和Mn、Ga和Co等作为M。
氧化物半导体层的带隙大于或等于2eV、优选大于或等于2.5eV、更优选
大于或等于3eV，其将热激发所生成的载流子的数量减少到可忽略的水平。例
如，可用作供体的杂质（诸如氢）的量减少至小于或等于特定量，以使载流子
浓度低于1×1014/cm3、优选低于或等于1×1012/cm3。即，氧化物半导体层的
载流子浓度减小到零或者基本为零。
在上述氧化物半导体层中，不容易发生雪崩击穿且击穿电压较高。例如，
硅的带隙窄至1.12eV；由此，由于雪崩击穿，电子容易像雪崩一样生成，并且
加速至高速从而穿过势垒到达栅绝缘层的电子的数量增加。相反，由于用于上
述氧化物半导体层的氧化物半导体具有宽至2eV以上的带隙，因此不容易发生
雪崩击穿，且对热载流子退化的抗性高于硅的抗性，并且由此击穿电压较高。
热载流子退化是指例如由加速的电子被注入沟道中的漏极附近的栅绝缘
层的事实所引起的固定电荷造成的晶体管特性的劣化、或者由氧化物半导体层
和栅绝缘层之间的界面处的高度加速的电子所形成的陷阱能级等造成的晶体
管特性的劣化。由热载流子造成的晶体管特性的劣化的示例是阈值电压和栅极
泄漏的变化。热载流子退化由沟道热电子注入（也称为CHE注入）或者漏极
雪崩热载流子注入（也称为DAHC注入）引起。
注意，作为具有高击穿电压的材料之一的碳化硅的带隙基本等于用于氧化
物半导体层的氧化物半导体的带隙，但是电子不太可能在氧化物半导体中加
速，因为氧化物半导体的迁移率比碳化硅的迁移率低大致两个数量级的大小。
此外，栅绝缘层与氧化物半导体之间的势垒大于栅绝缘层与碳化硅、氮化镓、
或硅之间的势垒；因此，注入栅绝缘层的电子数量极少，由此不太可能引起热
载流子退化，并且与碳化硅、氮化镓、或硅的情况相比，击穿电压更高。氧化
物半导体即使在非晶状态中也具有高击穿电压。
此外，包括氧化物半导体层的晶体管的每微米沟道宽度的截止状态电流可
小于或等于10aA（1×10-17A）、小于或等于1aA（1×10-18A）、小于或等
于10zA（1×10-20A）、并且进一步小于或等于1zA（1×10-21A）。
在包括以上氧化物半导体层的晶体管中，由光造成的劣化（例如，阈值电
压的变化）很少。
将参考图8A至8D来描述可适用于以上实施例中所描述的任一分压器电
路的包括氧化物半导体层的晶体管的结构示例。图8A至8D是各自示出该晶体
管的结构示例的截面示意图。
图8A中所示的晶体管是底栅晶体管之一，该晶体管也称为倒交错晶体管。
图8A所示的晶体管包括用作栅电极的导电层401a、用作栅绝缘层的绝缘
层402a、用作沟道形成层的氧化物半导体层403a、以及用作源电极或漏电极的
导电层405a和导电层406a。
导电层401a在基板400a上形成，绝缘层4102a在导电层401a上形成，氧
化物半导体层403a隔着绝缘层402a在导电层401a上形成，并且导电层405a
和导电层406a各自在氧化物半导体层403a的一部分上形成。
此外，在图8A所示的晶体管中，氧化物绝缘层407a与氧化物半导体层
403a的顶表面的一部分接触（在其上既不设置导电层405a也不设置导电层406a
的氧化物半导体层403a的一部分）。另外，保护绝缘层409a设置在氧化物绝
缘层407a上。
图8B所示的晶体管是作为底栅晶体管之一的沟道保护（也称为沟道阻断）
晶体管，并且也称为倒交错晶体管。
图8B所示的晶体管包括用作栅电极的导电层401b、用作栅绝缘层的绝缘
层402b、用作沟道形成层的氧化物半导体层403b、用作沟道保护层的绝缘层
427、以及用作源电极或漏电极的导电层405b和导电层406b。
导电层401b在基板400b上形成，绝缘层402b在导电层401b上形成，氧
化物半导体层403b隔着绝缘层402b在导电层401b上形成，绝缘层427隔着
绝缘层402b和氧化物半导体层403b在导电层401b上形成，并且导电层405b
和导电层406b隔着绝缘层427在氧化物半导体层403b的一部分上形成。此外，
可采用其中整个氧化物半导体层403b与导电层401b重叠的结构。当整个氧化
物半导体层403b与导电层401b重叠时，可防止光进入氧化物半导体层403b。
所采用的结构不限于此，并且可采用其中导电层401b与氧化物半导体层403b
的一部分重叠的结构。
此外，保护绝缘层409b与图8B所示的晶体管的顶部接触。
图8C所示的晶体管是底栅晶体管之一。
图8C所示的晶体管包括用作栅电极的导电层401c、用作栅绝缘层的绝缘
层402c、用作沟道形成层的氧化物半导体层403c、以及用作源电极或漏电极的
导电层405c和导电层406c。
导电层401c在基板400c上形成，绝缘层402c在导电层401c上形成，导
电层405c和导电层406c在绝缘层402c的一部分上形成，并且氧化物半导体层
403c隔着绝缘层402c、导电层405c和导电层406c在导电层401c上形成。此
外，可采用其中整个氧化物半导体层403c与导电层401c重叠的结构。当整个
氧化物半导体层403c与导电层401c重叠时，可防止光进入氧化物半导体层
403c。所采用的结构不限于此，并且可采用其中导电层401c与氧化物半导体层
403c的一部分重叠的结构。
此外，在图8C所示的晶体管中，氧化物绝缘层407c与氧化物半导体层403c
的上表面和侧表面接触。另外，保护绝缘层409c设置在氧化物绝缘层407c上。
图8D所示的晶体管是顶栅晶体管之一。
图8D所示的晶体管包括用作栅电极的导电层401d、用作栅绝缘层的绝缘
层402d、用作沟道形成层的氧化物半导体层403d、以及用作源电极或漏电极
的导电层405d和导电层406d。
氧化物半导体层403d隔着绝缘层447在基板400d上形成，导电层405d
和导电层406d各自在氧化物半导体层403d的一部分上形成，绝缘层402d在
氧化物半导体层403d、导电层405d和导电层406d上形成，并且导电层401d
隔着绝缘层402d在氧化物半导体层403d上形成。
例如，可使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃基板作为基板
400a至400d。
替换地，可使用诸如陶瓷基板、石英基板、或蓝宝石基板之类的绝缘体基
板作为基板400a至400d。进一步替换地，结晶玻璃可用作基板400a至400d。
再进一步替换地，塑料基板或者诸如硅等的半导体基板可用作基板400a至
400d。
绝缘层447具有防止杂质元素从基板400d扩散的基极层的功能。例如，
可使用氮化硅层、氧化硅层、氮氧化硅层、氧氮化硅层、氧化铝层、或氧氮化
铝层作为绝缘层447。也可通过层叠可用作绝缘层447的材料的多个层来形成
绝缘层447。替换地，可使用包含具有挡光特性的材料的层、以及包含可适用
于绝缘层447的材料的层的叠层作为绝缘层447。当绝缘层447包括具有挡光
特性的材料的层时，可防止光进入氧化物半导体层403d。
注意，在图8A至8C所示的每一晶体管中，绝缘层可在基板与用作栅电极
的导电层之间形成，与在图8D所示的晶体管中一样。
举例而言，有可能使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的
金属材料的层、或者包含这些材料中的任一种作为主要组分的合金材料的层作
为导电层401a至401d。也可通过层叠可用于导电层401a至401d的材料的多
个层来形成导电层401a至401d。
例如，可使用氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、
氮化铝层、氧氮化铝层、氮氧化铝层、或氧化铪层作为绝缘层402a至402d。
也可通过层叠可用于绝缘层402a至402d的材料的多个层来形成绝缘层402a
至402d。可通过等离子体CVD法、溅射法等来形成可用于绝缘层402a至402d
的材料的多个层。例如，可以通过等离子体CVD法形成氮化硅层且通过等离
子体CVD法在氮化硅层上形成氧化硅层的方式形成绝缘层402a至402d。
例如，可给出四组分金属氧化物、三组分金属氧化物、以及二组分金属氧
化物作为可用于氧化物半导体层403a至403d的氧化物半导体。例如，可给出
In-Sn-Ga-Zn-O基金属氧化物等作为四组分金属氧化物。例如，可给出
In-Ga-Zn-O基金属氧化物、In-Sn-Zn-O基金属氧化物、In-Al-Zn-O基金属氧化
物、Sn-Ga-Zn-O基金属氧化物、Al-Ga-Zn-O基金属氧化物、Sn-Al-Zn-O基金
属氧化物等作为三组分金属氧化物。例如，可给出In-Zn-O基金属氧化物、
Sn-Zn-O基金属氧化物、Al-Zn-O基金属氧化物、Zn-Mg-O基金属氧化物、
Sn-Mg-O基金属氧化物、In-Mg-O基金属氧化物、In-Sn-O基金属氧化物等作为
二组分金属氧化物。另外，可给出In-O基金属氧化物、Sn-O基金属氧化物、
Zn-O基金属氧化物等作为氧化物半导体。可用作氧化物半导体的金属氧化物可
包含SiO2。在此，例如，In-Ga-Zn-O基金属氧化物是指至少包含In、Ga和Zn
的氧化物，并且各元素的组分比没有具体限制。In-Ga-Zn-O基金属氧化物可包
含除In、Ga和Zn以外的元素。
在In-Zn-O基材料用作氧化物半导体的情况下，要使用的靶具有原子比
In：Zn=50:1至1:2（摩尔比In2O3:ZnO=25:1至1:4）、优选原子比In:Zn=20:1
至1:1（摩尔比In2O3:ZnO=10:1至1:2）、进一步优选原子比In:Zn=15:1至
1.5:1（摩尔比In2O3:ZnO=15:2至3:4）的组分比。例如，在用于形成原子比
In：Zn：O=X：Y：Z的In-Zn-O基氧化物半导体的靶中，满足Z>1.5X+Y的关系。
此外，可给出由化学式InMO3(ZnO)m（m大于0）表示的金属氧化物作为
可用作氧化物半导体层403a至403d的氧化物半导体。在此，M表示从Ga、
Al、Mn和Co中选择的一种或多种金属元素。例如，可给出Ga、Ga和Al、
Ga和Mn、Ga和Co等作为M。
例如，可使用诸如铝、铬、铜、钽、钛、钼或钨之类的金属材料的层、或
者包含这些金属材料中的任一种作为主要组分的合金材料的层作为导电层
405a至405d以及导电层406a至406d。也可通过层叠可用作导电层405a至405d
以及导电层406a至406d的材料的多个层来形成导电层405a至405d以及导电
层406a至406d。
例如，可通过层叠铝或铜的金属层和钛、钼、钨等的高熔点金属层来形成
导电层405a至405d以及导电层406a至406d。导电层405a至405d以及导电
层406a至406d可具有其中铝或铜的金属层可设置在多个高熔点金属层之间的
结构。此外，当导电层405a至405d以及导电层406a至406d使用添加有防止
丘状物（hillock）或须状物（whisker）生成的元素（例如，Si、Nd或Sc）的
铝层形成时，耐热性可增大。
替换地，可使用包含导电金属氧化物的层来形成导电层405a至405d以及
导电层406a至406d。可使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、
氧化铟和氧化锡的合金（In2O3-SnO2，简称为ITO）、氧化铟和氧化锌的合金
（In2O3-ZnO）、或者包含氧化硅的这些金属氧化物材料中的任一种作为导电金
属氧化物。
另外，可使用用于形成导电层405a至405d以及导电层406a至406d的材
料来形成另一布线。
例如，可使用可应用于绝缘层447的层作为绝缘层427。也可通过层叠可
应用于绝缘层427的材料的多个层来形成绝缘层427。
可使用氧化物绝缘层作为氧化物绝缘层407a和氧化物绝缘层407c，并且
例如，可使用氧化硅层等。也可通过层叠可应用于氧化物绝缘层407a和氧化物
绝缘层407c的材料的多个层来形成氧化物绝缘层407a和氧化物绝缘层407c。
例如，可使用诸如氮化硅层、氮化铝层、氮氧化硅层、或氮氧化铝层之类
的无机绝缘层作为保护绝缘层409a至409c。也可通过层叠可用于保护绝缘层
409a至409c的材料的多个层来形成保护绝缘层409a至409c。
为了减少由本实施例的晶体管引起的表面粗糙度，平面化绝缘层可在晶体
管上（在晶体管包括氧化物绝缘层或保护绝缘层的情况下隔着氧化物绝缘层或
保护绝缘层在晶体管上）形成。可使用诸如聚酰亚胺、丙烯酸、或苯并环丁烯
之类的有机材料的层作为平面化绝缘层。替换地，可使用低介电常数材料（低
k材料）的层作为平面化绝缘层。也可通过层叠可应用于平面化绝缘层的材料
的多个层来形成平面化绝缘层。
接着，作为用于制造可应用于以上实施例的任一分压器电路的包括氧化物
半导体层的晶体管的方法的示例，将参考图9A至9C以及图10A和10B来描
述用于制造图8A所示的晶体管的方法的示例。图9A至9C以及图10A和10B
是示出用于制造图8A所示的晶体管的方法的示例的截面示意图。
首先，制备基板400a，并且在基板400a上形成第一导电膜。
使用玻璃基板作为基板400a的示例。
可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的金属材料的膜、
或者包含这些材料中的任一种作为其主要组分的合金材料的层作为第一导电
膜。也可通过层叠可应用于第一导电膜的材料的多个层来形成第一导电膜。
接着，如下地实现第一光刻工艺：在第一导电膜上形成第一抗蚀剂掩模；
通过使用第一抗蚀剂掩模来选择性地蚀刻第一导电膜以形成导电层401a；并且
去除第一蚀刻剂掩模。
在本实施例中，可通过喷墨法来形成蚀刻剂掩模。通过喷墨法形成抗蚀剂
掩模不需要光掩模；由此可降低制造成本。
为了减少光掩模的数量和光刻工艺中的步骤的数量，可使用通过多色调掩
模形成的抗蚀剂掩模来执行蚀刻步骤。多色调掩模是经由其透射光以具有多个
强度的曝光掩模。使用多色调掩模形成的抗蚀剂掩模具有多个厚度，并且进一
步可通过蚀刻来改变形状，并且由此可用于多个蚀刻步骤来提供不同图案。因
此，可通过一个多色调掩模来形成与至少两种或更多种不同的图案相对应的抗
蚀剂掩模。由此，可减少曝光掩模的数量，并且还可减少相应的光刻工艺的数
量，由此可简化制造工艺。
接着，在导电层401a上形成绝缘层402a。
例如，可通过高密度等离子体CVD法来形成绝缘层402a。例如，使用微
波（例如，频率为2.45GHz的微波）的高密度等离子体CVD法是优选的，因
为绝缘层可以是致密的并且具有高击穿电压和高质量。当氧化物半导体层与通
过高密度等离子体CVD法形成的高质量绝缘层接触时，可降低界面状态，并
且可获取好的界面特性。
也可通过诸如溅射法或等离子体CVD法之类的另一方法来形成绝缘层
402a。此外，可在形成绝缘层402a之后进行热处理。热处理可改进绝缘层402a
以及绝缘层402a与氧化物半导体之间的界面特性的质量。
接着，在绝缘层402a上形成厚度大于或等于2nm且小于或等于200nm、
优选大于或等于5nm且小于或等于30nm的氧化物半导体膜530。例如，可通
过溅射法来形成氧化物半导体膜530。
注意，在形成氧化物半导体膜530之前，优选通过其中引入氩气并产生等
离子体的反溅射来去除附着在绝缘层402a的表面上的粉末状物质（也称为颗粒
或灰尘）。反溅射是指其中在未向靶侧施加电压的情况下，RF电源用于在氩气
气氛中向基板侧施加电压、从而生成等离子体以使基板表面改性的方法。注意，
可使用氮气气氛、氦气气氛、氧气气氛等来代替氩气气氛。
例如，可使用可用作氧化物半导体层403a的材料的氧化物半导体材料来
形成氧化物半导体膜530。在本实施例中，作为示例，通过使用In-Ga-Zn-O基
氧化物靶的溅射法来形成氧化物半导体膜530。此阶段的截面示意图对应于图
9A。此外，可在稀有气体（通常为氩气）气氛、氧气气氛、或者稀有气体和氧
气的混合气氛中通过溅射法来形成氧化物半导体膜530。
例如，可使用组分比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的氧化物靶作为
用于通过溅射法形成氧化物半导体膜530的靶。例如，可使用组分比In2O3:
Ga2O3:ZnO=1:1:2[摩尔比]的氧化物靶，而不限于以上靶。除空间等所占据的
区域以外的部分的体积与氧化物靶的总体积的比例（也称为填充率）大于或等
于90％且小于或等于100％、优选地大于或等于95％且小于或等于99.9％。通
过使用具有高填充率的金属氧化物靶，所形成的氧化物半导体膜具有高密度。
注意，优选使用例如去除诸如氢、水、羟基、或氢化物之类的杂质的高纯
度气体作为用于形成氧化物半导体膜530的溅射气体。
在形成氧化物半导体膜530之前，优选在溅射装置的预热室中对其上形成
有导电层401a的基板400a、或者其上形成有导电层401a和绝缘层402a的基
板400a加热，从而消除和去除在基板400a上吸收的诸如氢或水分之类的杂质。
加热可防止氢、羟基和水分进入绝缘层402a和氧化物半导体膜530。注意，例
如，优选使用低温泵作为设置在预热室中的排气单元。可省略预热室中的热处
理。在形成氧化物绝缘层407a之前，可在其上已形成有到达导电层405a和导
电层406a且包括这些导电层的多个层的基板400a上类似地进行加热。
当氧化物半导体膜530通过溅射法来形成时，基板400a保持在处于减小
的压力状态中的膜形成室内部，并且基板温度被设为高于或等于100°C且低于
或等于600°C、优选高于或等于200°C且低于或等于400°C。通过对基板400a
加热，可降低包含在氧化物半导体膜530中的杂质的浓度。此外，对基板400a
加热可减少由溅射引起的对氧化物半导体膜530的损坏。然后，引入去除了氢
和水分的溅射气体，同时去除膜形成室中的剩余水分，并且使用上述靶；由此
在绝缘层402a上形成氧化物半导体膜530。
注意，在本实施例中，例如可使用截留真空泵作为用于去除其中进行溅射
的膜形成室中所剩余的水分的装置。例如，可使用低温泵、离子泵、或钛升华
泵作为气体截留真空泵。当使用低温泵作为示例时，可排空包含氢原子或碳原
子中的任一种或两者的化合物等，并且由此可降低包括在膜形成室中所形成的
膜中的杂质的浓度。此外，在本实施例中，可使用设置有冷阱的涡轮泵作为用
于去除其中进行溅射的膜形成室中所剩余的水分的装置。
作为沉积条件的一个示例，基板和靶之间的距离为100mm、压力为0.6Pa、
直流（DC）功率为0.5kW、并且气氛为氧气气氛（氧流速的比例为100％）。
注意，当使用脉冲直流电源时，可减少在膜形成时生成的粉末状物质，并且可
使膜厚均匀。
接着，如下地实现第二光刻工艺：在氧化物半导体膜530上形成第二抗蚀
剂掩模；通过使用第二抗蚀剂掩模来选择性地蚀刻氧化物半导体膜530，从而
将氧化物半导体膜530处理成岛状氧化物半导体层；并且去除第二抗蚀剂掩模。
在绝缘层402a中形成接触孔的情况下，该接触孔可在将氧化物半导体膜
530处理成岛状氧化物半导体层时形成。
例如，干法蚀刻、湿法蚀刻、或者干法蚀刻和湿法蚀刻两者可用于蚀刻氧
化物半导体膜530。例如，可使用磷酸、醋酸、以及硝酸的混合溶液等作为用
于湿法蚀刻的蚀刻剂。或者，可使用ITO07N（由KANTO化学公司生产）。
接着，氧化物半导体层进行第一热处理。通过第一热处理，可进行氧化物
半导体层的脱水或脱氢。第一热处理的温度高于或等于400°C且低于或等于
750°C、优选高于或等于400°C且低于基板的应变点。在此，将基板放入作为
一种热处理装置的电炉，并且在氮气气氛中在450°C下对氧化物半导体层热处
理达1小时，然后氧化物半导体层不暴露给空气，从而防止水和氢进入氧化物
半导体层。以此方式，获取氧化物半导体层403a（参见图9B）。
热处理装置不限于电炉，并且可以是设置有用于使用来自加热元件（诸如
电阻加热元件）的热传导或热辐射对处理对象加热的设备的装置。例如，可使
用诸如GRTA（气体快速热退火）装置或LRTA（灯快速热退火）装置之类的
RTA（快速热退火）装置。LRTA装置是用于通过从诸如卤素灯、金属卤化物
灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发出的光（电磁波）的
辐射对处理物体加热的装置。GRTA装置是用于使用高温气体来进行热处理的
装置。可使用不与通过热处理的处理对象发生反应的稀有气体（诸如氮气）、
或者惰性气体（如氩气）作为高温气体。
例如，作为第一热处理，GRTA可以如下方式进行。将基板移动到加热到
650°C至700°C的惰性气体中，加热数分钟，并且从经加热的惰性气体中取出。
注意，在第一热处理中，优选在氮气或稀有气体（诸如氦气、氖气、或氩
气）中不包含水、氢等。还优选向热处理装置引入的氮气或稀有气体（诸如氦
气、氖气、或氩气）的纯度大于或等于6N（99.9999％）、更优选大于或等于
7N（99.99999％）（即，杂质浓度被设为小于或等于1ppm、优选小于或等于
0.1ppm）。
在第一热处理中对氧化物半导体层加热之后，可向已在第一热处理中使用
的同一炉子引入高纯度氧气、高纯度N2O气体、或超干空气（其露点低于或等
于-40°C、优选低于或等于-60°C）。优选氧气或N2O气体不包含水、氢等。
引入热处理装置的氧气或N2O气体的纯度优选大于或等于6N、更优选大于或
等于7N（即，氧气或N2O气体的杂质浓度优选小于或等于1ppm、更优选小
于或等于0.1ppm）。通过氧气或N2O气体的作用，供应已经由通过脱水或脱
氢处理来消除杂质的步骤而减少的氧；由此，氧化物半导体层403a被高度提纯。
在将氧化物半导体膜530处理成岛状氧化物半导体层之前，还可对其进行
第一热处理。在此情况下，在第一热处理之后从加热装置中取出基板，并且随
后将氧化物半导体膜530处理成岛状氧化物半导体层。
除了上述时序以外，可进行第一热处理，只要它在形成氧化物半导体层之
后、在氧化物半导体层403a上形成导电层405a和导电层406之后、或者在导
电层405a和导电层406a上形成氧化物绝缘层407a之后进行既可。
在绝缘层402a中形成接触孔的情况下，接触孔可在进行第一热处理之前
形成。
氧化物半导体层可使用经由两个沉积步骤和两次热处理而形成的氧化物
半导体膜来形成，从而成为包括结晶区（单晶区）（即，具有在垂直于该膜的
表面的方向上对准的c轴的结晶区）的厚膜，不管基础组分的材料（诸如氧化
物、氮化物、或金属）如何。例如，形成厚度大于或等于3nm且小于或等于
15nm的第一氧化物半导体膜，并且该第一氧化物半导体膜在氮气、氧气、稀
有气体、或干空气的气氛中在高于或等于450°C且低于或等于850°C、优选高
于或等于550°C且低于或等于750°C的温度下进行第一热处理，从而形成在
包括表面的区域中包含晶体区（包括板状晶体）的第一氧化物半导体膜。然后，
形成比第一氧化物半导体膜厚的第二氧化物半导体膜，并且在高于或等于450
°C且低于或等于850°C、优选高于或等于600°C且低于或等于700°C的温度
下进行第二热处理，从而通过使用第一氧化物半导体膜作为晶体生长的籽晶，
从第一氧化物半导体膜到第二氧化物半导体膜向上进行晶体生长，并且使整个
第二氧化物半导体膜结晶。由此，可通过使用包括具有大厚度的结晶区的氧化
物半导体膜来形成氧化物半导体层403a。
接着，在绝缘层402a和氧化物半导体层403a上形成第二导电膜。
例如，可使用诸如铝、铬、铜、钽、钛、钼或钨之类的金属材料的膜、或
者包含这些材料中的任一种作为其主要组分的合金材料的膜作为第二导电膜。
也可通过层叠可应用于第二导电膜的材料的多个膜来形成第二导电膜。
接着，如下地实现第三光刻工艺：在第二导电膜上形成第三抗蚀剂掩模；
通过使用第三抗蚀剂掩模来选择性地蚀刻第二导电膜以形成导电层405a和导
电层406a；并且去除第三蚀刻剂掩模（参见图9C）。
注意，可在形成导电层405a和导电层406a时通过使用第二导电膜来形成
另一布线。
在形成第三掩模时的曝光中，优选使用紫外光、KrF激光、或ArF激光。
稍后要完成的晶体管的沟道长度L取决于在氧化物半导体层403a上彼此相邻
的导电层405a和406a的底端之间的间隔宽度。在形成第三抗蚀剂掩模时，在
沟道长度L小于25nm的情况下，优选使用具有极短（数纳米至数十纳米）波
长的紫外光来曝光。在通过远紫外光的曝光中，分辨率高且聚焦深度大。因此，
稍后要完成的晶体管的沟道长度L可大于或等于10nm且小于或等于1000nm，
并且使用经由这种曝光而形成的晶体管实现电路的更高速度的操作。另外，晶
体管的截止状态电流极小，这导致功耗减少。
在蚀刻第二导电膜的情况下，优选优化蚀刻条件以防止氧化物半导体层
403a通过蚀刻来分割。然而，难以设置只可蚀刻导电膜但根本不蚀刻氧化物半
导体层403a的条件。在一些情况下，在蚀刻第二导电膜时蚀刻氧化物半导体层
403a的一部分，以使氧化物半导体层403a变成包括凹槽部分（凹部）。
在本实施例中，使用钛膜作为第二导电膜的示例，使用In-Ga-Zn-O基氧化
物半导体作为氧化物半导体层403a的示例，并且使用氨过氧化氢混合物（氨、
水、以及过氧化氢的混合溶液）作为蚀刻剂。
接着，在氧化物半导体层403a、导电层405a、以及导电层406a上形成氧
化物绝缘层407a。在此，氧化物绝缘层407a与氧化物半导体层403a的上表面
的一部分接触。
可适当地通过不将诸如水或氢之类的杂质引入氧化物绝缘层407a的方法
（诸如溅射法）来形成厚度为至少1nm的氧化物绝缘层407a。当氢被包含在
氧化物绝缘层407a中时，可使得氢进入氧化物半导体层、或者通过氢析取氧化
物半导体层中的氧，由此使得氧化物半导体层的背沟道具有较低电阻（具有n
型导电性），从而可形成寄生沟道。因此，为了形成包含尽可能少氢的氧化物
绝缘层407a，优选采用不使用氢的方法作为用于形成氧化物绝缘层407a的方
法。
在本实施例中，通过溅射法形成厚度为200nm的氧化硅膜作为氧化物绝
缘层407a的示例。膜形成时的基板温度可高于或等于室温且低于或等于300
°C；在本实施例中，作为示例，基板温度被设为100°C。可在稀有气体（通常
为氩气）气氛下、氧气气氛下、或者稀有气体和氧气的混合气氛中通过溅射法
来形成氧化硅膜。
此外，可使用氧化硅靶或硅靶作为用于形成氧化物绝缘层407a的靶。例
如，通过使用硅靶，可在含氧的气氛中通过溅射法来形成氧化硅膜。
例如，优选使用去除了诸如氢、水、羟基、或氢化物之类的杂质的高纯度
气体作为用于形成氧化物半导体层407a的溅射气体。
在形成氧化物绝缘层407a之前，可进行使用诸如N2O、N2、或Ar之类的
气体的等离子体处理来去除在氧化物半导体层403a的露出表面上吸收的水等。
在进行等离子体处理的情况下，优选在不暴露给空气的情况下形成与氧化物半
导体层403a的上表面的一部分接触的氧化物绝缘层407a。
然后，在惰性气体气氛或氧气气氛中进行第二热处理（优选在高于或等于
200°C且低于或等于400°C（例如，高于或等于250°C且低于或等于350°C）
的温度下）。例如，在氮气气氛中，在250°C下进行第二热处理达1小时。通
过第二热处理，在氧化物半导体层403a的上表面的一部分与氧化物绝缘层407a
接触时施加热。
通过上述工艺，可有意地从氧化物半导体层中去除诸如氢、水分、羟基、
或氢化物（氢化合物）之类的杂质，并且另外，可向氧化物半导体层供氧。因
此，氧化物半导体层被高度提纯。
通过上述工艺，形成晶体管（参见图10A）。
当具有许多缺陷的氧化硅层用作氧化物绝缘层407a时，形成氧化硅层之
后的热处理具有使氧化物半导体层403a中所包含的诸如氢、水分、羟基、或氢
化物之类的杂质扩散到氧化物绝缘层407a的作用，从而可进一步减少氧化物半
导体层403a中所包含的杂质。
此外，可在氧化物绝缘层407a上形成保护绝缘层409a。例如，通过RF
溅射法来形成氮化硅膜。RF溅射法优选用作保护绝缘层409a的形成方法，因
为其实现高的批量生产率。在本实施例中，作为示例，形成氮化硅膜作为保护
绝缘层409a（参见图10B）。
在本实施例中，保护绝缘层409a以如下的方式形成：其上形成有到达氧
化物绝缘层407a的多个层的基板400a在100°C至400°C的温度下加热；引
入去除了氢和水分的包含高纯度氮的溅射气体；并且通过使用硅半导体靶来形
成氮化硅膜。同样，在此情况下，类似于氧化物绝缘层407a，优选形成保护绝
缘层409a，同时去除处理腔中所剩余的水分。
在形成保护绝缘层409a后，还可在空气中，在高于或等于100°C且低于
或等于200°C的温度下进行热处理达1小时至30小时。该热处理可在固定加
热温度下进行。或者，可重复多次地进行加热温度的以下改变：加热温度从室
温上升到高于或等于100°C且低于或等于200°C的温度，并且随后下降到室
温。以上是用于制造图8A所示的晶体管的方法示例。
虽然描述了用于制造图8A所示的晶体管的方法示例，但是本发明不限于
此。例如，对于具有与图8A的部件相同的指示且其功能至少部分地与图8A的
部件相同的图8B至8D的部件，可适当地引用对图8A所示的晶体管的制造方
法的示例的描述。
如上所述，可应用于以上实施例中所描述的任一分压器电路的包括氧化物
半导体层的晶体管是包括作为沟道形成层的氧化物半导体层的晶体管。晶体管
中所使用的氧化物半导体层通过热处理来高度提纯，并且由此变成i型或者基
本i型的氧化物半导体层。
高度提纯的氧化物半导体层包括极少（接近于0）的载流子。氧化物半导
体层的载流子浓度小于1×1014/cm3、优选小于1×1012/cm3、更优选小于1×
1011/cm3。因此，每微米沟道宽度的截止状态电流可小于或等于10aA（1×10-17
A）、小于或等于1aA（1×10-18A）、小于或等于10zA（1×10-20A）、并
且进一步小于或等于1zA（1×10-21A）。
此外，例如，通过使用以上晶体管，可提高分压器电路的击穿电压。在本
实施例的分压器电路中，在一些情况下，在晶体管的栅极和源极之间、或者在
晶体管的栅极和漏极之间施加高于或等于电源电压的电压；因此，优选使用具
有高击穿电压的本实施例的晶体管。
（实施例5）
在本实施例中，将描述包括以上实施例的任一分压器电路的半导体器件。
例如，可给出显示设备、无线通信设备、集成电路等作为本实施例的半导
体器件。可给出液晶显示设备、电致发光显示设备（也称为EL显示设备）等
作为显示设备的示例。可给出RFID（射频识别）标签作为无线通信设备的示
例。RFID标签也称为RF标签、无线标签、电子标签、或无线芯片。
将参考图11来描述本实施例的半导体器件的结构示例。图11是示出本实
施例的半导体器件的结构示例的框图。
图11所示的半导体器件包括时钟信号生成电路（也称为CLKG）501、第
一数字电路502a（也称为DIG1）、以及第二数字电路502b（也称为DIG2）。
时钟信号生成电路501具有输出第一时钟信号和第二时钟信号的功能。时
钟信号生成电路501设置有振荡器电路和分压器电路。可使用以上实施例的任
一分压器电路作为本实施例的分压器电路。注意，第一时钟信号的周期和第二
时钟信号的周期彼此不同，并且第二时钟信号的周期为第一时钟信号的周期的
N倍。
时钟信号生成电路501中所生成的第一时钟信号被输入到第一数字电路
502a。第一数字电路502a具有使用时钟信号进行算术处理的功能。可给出包括
移位寄存器、触发器、逻辑电路等的电路作为第一数字电路502a的示例。
时钟信号生成电路501中所生成的第二时钟信号被输入到第二数字电路
502b。第二数字电路502b具有使用时钟信号进行算术处理的功能。可给出包
括移位寄存器、触发器、逻辑电路等的电路作为第二数字电路502b的示例。
如上所述，本实施例的半导体器件包括时钟信号生成电路中的分压器电
路。利用这种结构，即使在设置有各自由具有不同周期的时钟信号驱动的多个
数字电路的情况下，也可操作每一数字电路。
本申请基于2010年4月9日向日本专利局提交的日本专利申请S／N.
2010-090296，该申请的全部内容通过引用结合于此。