分压器电路.pdf

1、(10)申请公布号 CN 102835028 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 5 0 2 8 A *CN102835028A* (21)申请号 201180017893.5 (22)申请日 2011.03.18 2010-090296 2010.04.09 JP H03K 3/356(2006.01) H03K 19/0175(2006.01) H03K 23/00(2006.01) H03K 23/54(2006.01) (71)申请人株式会社半导体能源研究所 地址日本神奈川县 (72)发明人高桥圭 伊藤良明 (74)专利代理机构上海专利商标事务所有

2、限公 司 31100 代理人钱孟清 (54) 发明名称 分压器电路 (57) 摘要 分压器电路包括：根据第一时钟信号或第二 时钟信号生成2X（X是大于或等于2的自然数）个 脉冲信号并输出这些脉冲信号的移位寄存器；以 及根据2X个脉冲信号生成要作为第三时钟信号 （其周期为第一时钟信号周期的X倍）的信号、且输 出该信号的分割信号输出电路。分割信号输出电 路包括控制要作为第三时钟信号的信号的电压是 否被设为第一电压的X个第一晶体管、以及控制 要作为第三时钟信号的信号的电压是否被设为第 二电压的X个第二晶体管。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.10.08 (86)PCT

3、申请的申请数据 PCT/JP2011/057496 2011.03.18 (87)PCT申请的公布数据 WO2011/125566 EN 2011.10.13 (51)Int.Cl. 权利要求书3页 说明书25页 附图11页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 25 页 附图 11 页 1/3页 2 1.一种分压器电路，包括： 配置成根据第一时钟信号和第二时钟信号输出2X个脉冲信号的移位寄存器，其中X是 大于或等于2的自然数；以及 配置成根据所述2X个脉冲信号输出周期为所述第一时钟信号周期的X倍的第三时钟 信号的分割信号输出电路， 其中所述分

4、割信号输出电路包括： 各自具有源极、漏极和栅极的X个第一晶体管， 其中所述移位寄存器被配置成向X个第一晶体管的相应栅极单独地供应所述2X个脉 冲信号中的第一至第X脉冲信号，以及 所述X个第一晶体管被配置成控制要作为所述第三时钟信号的信号的电压是否被设 为第一电压；以及 各自具有源极、漏极和栅极的X个第二晶体管， 其中所述移位寄存器被配置成向X个第二晶体管的相应栅极单独地供应所述2X个脉 冲信号中的第(X+1)至第2X脉冲信号，以及 所述X个第二晶体管被配置成控制要作为所述第三时钟信号的信号的电压是否被设 为第二电压。 2.如权利要求1所述的分压器电路，其特征在于， 所述移位寄存器包括2X级时序

5、电路， 所述2X级中的奇数级时序电路各自包括控制脉冲信号的电压是否被设为具有取决于 所述第一时钟信号的值的电压的第三晶体管，以及 所述2X级中的偶数级时序电路各自包括控制脉冲信号的电压是否被设为具有取决于 所述第二时钟信号的值的电压的第四晶体管。 3.如权利要求1所述的分压器电路，其特征在于， 所述2X个脉冲信号的至少一部分的电压值高于或等于电源电压。 4.如权利要求1所述的分压器电路，其特征在于， 所述X个第一晶体管和所述X个第二晶体管各自包括用作沟道形成层的氧化物半导体 层，以及 所述氧化物半导体层的带隙大于或等于2eV。 5.如权利要求1所述的分压器电路，其特征在于， 所述第一时钟信号和

6、所述第二时钟信号是其波形彼此相差1/2周期的时钟信号。 6.一种时钟信号生成电路，包括： 振荡器；以及 如权利要求1所述的分压器电路。 7.一种分压器电路，包括： 配置成根据第一时钟信号和第二时钟信号生成第三时钟信号的第一单元分压器电路， 其中所述第三时钟信号的周期为所述第一时钟信号的周期的X倍，并且X是大于或等于2 的自然数；以及 配置成根据所述第三时钟信号生成第四时钟信号的第二单元分压器电路，其中所述第 四时钟信号的周期为所述第三时钟信号的周期的K倍，并且K是大于或等于2的自然数， 权 利 要 求 书CN 102835028 A 2/3页 3 其中所述第一单元分压器电路包括： 配置成根据所

7、述第一时钟信号和所述第二时钟信号输出2X个脉冲信号的移位寄存 器；以及 配置成根据所述2X个脉冲信号输出所述第三时钟信号的分割信号输出电路， 其中所述分割信号输出电路包括： 各自具有源极、漏极和栅极的X个第一晶体管， 其中所述移位寄存器被配置成向X个第一晶体管的相应栅极单独地供应所述2X个脉 冲信号中的第一至第X脉冲信号，并且 所述X个第一晶体管被配置成控制要作为所述第三时钟信号的信号的电压是否被设 为第一电压；以及 各自具有源极、漏极和栅极的X个第二晶体管，其中所述移位寄存器被配置成X个第二 晶体管的相应栅极单独地供应所述2X个脉冲信号中的第(X+1)至第2X脉冲信号，以及 所述X个第二晶体

8、管被配置成控制要作为所述第三时钟信号的信号的电压是否被设 为第二电压。 8.如权利要求7所述的分压器电路，其特征在于， 所述移位寄存器包括2X级时序电路， 所述2X级中的奇数级时序电路各自包括控制脉冲信号的电压是否被设为具有取决于 所述第一时钟信号的值的电压的第三晶体管，以及 所述2X级中的偶数级时序电路各自包括控制脉冲信号的电压是否被设为具有取决于 所述第二时钟信号的值的电压的第四晶体管。 9.如权利要求7所述的分压器电路，其特征在于， 所述2X个脉冲信号的至少一部分的电压值高于或等于电源电压。 10.如权利要求7所述的分压器电路，其特征在于， 所述X个第一晶体管和所述X个第二晶体管各自包括

9、用作沟道形成层的氧化物半导体 层，以及 所述氧化物半导体层的带隙大于或等于2eV。 11.如权利要求7所述的分压器电路，其特征在于， 所述第一时钟信号和所述第二时钟信号是其波形彼此相差1/2周期的时钟信号。 12.一种时钟信号生成电路，包括： 振荡器；以及 如权利要求7所述的分压器电路。 13.一种分压器电路，包括： 配置成根据第一时钟信号和第二时钟信号输出包括第一脉冲信号、第二脉冲信号、第 三脉冲信号以及第四脉冲信号的多个脉冲信号的移位寄存器；以及 配置成根据所述多个脉冲信号输出周期为所述第一时钟信号周期的X倍的第三时钟 信号的分割信号输出电路，其中X是大于或等于2的自然数， 其中所述分割信

10、号输出电路包括： 配置成控制要作为所述第三时钟信号的信号的电压是否被设为第一电压的多个第一 晶体管，所述多个第一晶体管包括至少两个晶体管；以及 权 利 要 求 书CN 102835028 A 3/3页 4 配置成控制要作为所述第三时钟信号的信号的电压是否被设为第二电压的多个第二 晶体管，所述多个第二晶体管包括至少两个晶体管， 其中所述移位寄存器被配置成向所述多个第一晶体管中所包括的两个晶体管之一的 栅极供应所述第一脉冲信号和所述第二脉冲信号之一， 所述移位寄存器被配置成向所述多个第一晶体管中所包括的两个晶体管中的另一个 的栅极供应所述第一脉冲信号和所述第二脉冲信号中的另一个， 所述移位寄存器被

11、配置成向所述多个第二晶体管中所包括的两个晶体管之一的栅极 供应所述第三脉冲信号和所述第四脉冲信号之一， 所述移位寄存器被配置成向所述多个第二晶体管中所包括的两个晶体管中的另一个 的栅极供应所述第三脉冲信号和所述第四脉冲信号中的另一个。 14.如权利要求13所述的分压器电路，其特征在于， 所述多个脉冲信号包括2X个脉冲信号。 15.如权利要求14所述的分压器电路，其特征在于， 所述多个第一晶体管包括X个晶体管，以及 所述多个第二晶体管包括X个晶体管。 16.如权利要求13所述的分压器电路，其特征在于， 所述多个第一晶体管和所述多个第二晶体管各自包括用作沟道形成层的氧化物半导 体层，以及 所述氧化

12、物半导体层的带隙大于或等于2eV。 17.如权利要求13所述的分压器电路，其特征在于， 所述移位寄存器包括2X级时序电路， 所述2X级中的奇数级时序电路各自包括控制脉冲信号的电压是否被设为具有取决于 所述第一时钟信号的值的电压的第三晶体管，以及 所述2X级中的偶数级时序电路各自包括控制脉冲信号的电压是否被设为具有取决于 所述第二时钟信号的值的电压的第四晶体管。 18.如权利要求13所述的分压器电路，其特征在于， 所述2X个脉冲信号的至少一部分的电压值高于或等于电源电压。 19.如权利要求13所述的分压器电路，其特征在于， 所述第一时钟信号和所述第二时钟信号是其波形彼此相差1/2周期的时钟信号。

13、 20.一种时钟信号生成电路，包括： 振荡器；以及 如权利要求13所述的分压器电路。 权 利 要 求 书CN 102835028 A 1/25页 5 分压器电路 技术领域 0001 本发明的一个实施例涉及分压器电路。 背景技术 0002 近年来，分压器电路已用于通过使用各自具有彼此不同的周期的多个时钟信号来 驱动数字电路。 0003 可给出包括触发器的分压器电路（例如，专利文献1）作为常规分压器电路的示例。 0004 参考文献 0005 专利文献 0006 专利文献1日本公开专利申请No.H05-048432 发明内容 0007 例如，虽然在专利文献1中公开的包括触发器的常规分压器电路可具有简

14、单的电 路配置，但是在分割具有短周期的时钟信号的情况下可能发生故障。例如，由于包括触发器 的常规分压器电路通过选择性地输出电源电压来生成输出信号，因此操作速度较慢，并且 在具有短周期的时钟信号由分压器电路生成的情况下可发生故障且在一些情况下不生成 时钟信号。 0008 本发明的一个实施例旨在防止分压器电路的分割操作中的故障。 0009 根据本发明的一个实施例，生成作为各自具有根据输入时钟信号的电压而设置的 值的电压信号的多个脉冲信号，并且通过使用所生成的多个脉冲信号，生成周期为输入时 钟信号周期的N倍（N是大于或等于2的自然数）的时钟信号。 0010 本发明的一个实施例是一种分压器电路，该分压

15、器电路包括：供应有第一时钟信 号和第二时钟信号、根据第一时钟信号和第二时钟信号生成顺序地输出脉冲的2X（X是大 于或等于2的自然数）个脉冲信号、并且输出所生成的2X个脉冲信号的移位寄存器；以及 根据2X个脉冲信号生成要作为周期为第一时钟信号周期的X倍的第三时钟信号的信号、并 且输出所生成信号以作为第三时钟信号的分割信号输出电路。分割信号输出电路包括各自 具有源极、漏极和栅极的X个第一晶体管，其中2X个脉冲信号中的第一至第X脉冲信号中 的不同脉冲信号被输入到X个第一晶体管的相应栅极。换句话说，2X个脉冲信号中的第一 至第X脉冲信号被单独地输入到X个第一晶体管的相应栅极。X个第一晶体管控制要作为

16、第三时钟信号的信号的电压是否被设为第一电压；并且X个第二晶体管各自具有源极、漏 极和栅极，其中2X个脉冲信号中的第(X+1)至第2X脉冲信号中的不同脉冲信号被输入到 X个第二晶体管的相应栅极。换句话说，2X个脉冲信号中的第(X+1)至第2X脉冲信号被单 独地输入到X个第二晶体管的相应栅极。X个第二晶体管控制要作为第三时钟信号的信号 的电压是否被设为第二电压。 0011 本发明的一个实施例是一种分压器电路，该分压器电路包括：供应有第一时钟信 号和第二时钟信号、并且生成周期为第一时钟信号周期的X倍（X是大于或等于2的自然数） 说 明 书CN 102835028 A 2/25页 6 的第三时钟信号的

17、第一单元分压器电路；以及供应有第三时钟信号、并且根据第三时钟信 号生成周期为第三时钟信号周期的K倍（K是大于或等于2的自然数）的第四时钟信号的第 二单元分压器电路。第一单元分压器电路包括：根据第一时钟信号和第二时钟信号生成顺 序地输出脉冲的2X（X是大于或等于2的自然数）个脉冲信号2X、并且输出所生成的2X个 脉冲信号的移位寄存器；以及根据(2X)个脉冲信号生成电压信号、并且输出所生成的电 压信号作为第三时钟信号的分割信号输出电路。分割信号输出电路包括各自具有源极、漏 极和栅极的X个第一晶体管，其中2X个脉冲信号中的第一至第X脉冲信号中的不同脉冲信 号被输入到X个第一晶体管的相应栅极。换句话说

18、，2X个脉冲信号中的第一至第X脉冲信 号被单独地输入到X个第一晶体管的相应栅极。X个第一晶体管控制电压信号的电压是否 被设为第一电压，并且X个第二晶体管各自具有源极、漏极和栅极，其中2X个脉冲信号中的 第(X+1)至第2X脉冲信号中的不同脉冲信号被输入到X个第二晶体管的相应栅极。换句 话说，2X个脉冲信号中的第(X+1)至第2X脉冲信号被单独地输入到X个第二晶体管的相应 栅极。X个第二晶体管控制电压信号的电压是否被设为第二电压。 0012 根据本发明的一个实施例，甚至可在分割具有短周期的时钟信号的操作中防止故 障。 0013 附图简述 0014 在附图中： 0015 图1是示出实施例1中的分压

19、器电路的结构示例的框图； 0016 图2A至2C各自示出实施例2中的分压器电路中的移位寄存器的结构示例； 0017 图3A和3B各自示出实施例2中的分压器电路中的分割信号输出电路的结构示 例； 0018 图4A至4C是各自示出实施例2中的分压器电路中的移位寄存器的操作示例的时 序图； 0019 图5是示出实施例2中的分压器电路中的分割信号输出电路的操作示例的时序 图； 0020 图6是示出实施例2中的分压器电路中的分割信号输出电路的操作示例的时序 图； 0021 图7是示出实施例3中的分压器电路的结构示例的框图； 0022 图8A至8D是各自示出实施例4中的晶体管的结构示例的截面示意图； 00

20、23 图9A至9C是示出用于制造图8A所示的晶体管的方法的截面示意图； 0024 图10A和10B是示出用于制造图8A所示的晶体管的方法的截面示意图；以及 0025 图11是示出实施例5中的半导体器件的结构示例的框图。 具体实施方式 0026 在下文中，将参考附图来描述本发明的各个实施例的示例。注意，本发明不限于以 下描述，并且本领域技术人员将容易理解，模式和细节可以各种方式修改，而不背离本发明 的精神和范围。因此，本发明不应被解释为限于以下给出的实施例的描述。 0027 注意，各个实施例的内容可适当地彼此组合或替代。 0028 （实施例1） 说 明 书CN 102835028 A 3/25页

21、 7 0029 在本实施例中，将描述包括移位寄存器的分压器电路。 0030 将参考图1来描述本实施例的分压器电路的结构。图1是示出本实施例的分压器 电路的结构示例的框图。 0031 图1所示的分压器电路包括移位寄存器101和分割信号输出电路（也称为DIVOUT） 102。 0032 时钟信号被输入到移位寄存器101。例如，时钟信号CLK1（也称为信号CLK1）和 时钟信号CLK2（也称为信号CLK2）作为时钟信号被输入到移位寄存器101。此外，移位寄 存器101输出2X（X是大于或等于2的自然数）个脉冲信号。 0033 例如，可使用具有电压的信号作为本实施例的分压器电路中的信号。可使用具有 至

22、少第一电压和第二电压的模拟信号或数字信号作为具有电压的信号（也称为电压信号）。 例如，诸如时钟信号之类的二进制数字信号变成低电平和高电平，由此具有第一电压（低电 平电压）和第二电压（高电平电压）。此外，高电平电压和低电平电压中的每一个优选具有固 定值。此外，由于噪声等对电子电路具有影响，因此高电平电压和低电平电压中的每一个不 一定具有固定值，并且可具有其中值可被视为基本相等的固定范围内的值。此外，可使用具 有第一或第三电压的信号作为本实施例的分压器电路中的信号。可使用高于或等于第二电 压的电压作为第三电压。 0034 注意，电压一般是指在两个点的电位之间的差值（也称为电位差）。然而，在一些情

23、况下，电压和电位两者的值都使用电路图等中的伏特（V）表示，从而难以区分它们。由此， 在本说明书中，在一个点的电位和基准电位之间的电位差有时用作在该点的电压，除非另 外指明。 0035 信号CLK1和信号CLK2是其波形彼此相差1/2周期的时钟信号。 0036 移位寄存器101包括P（=2X）级时序电路（也称为FF）（时序电路101_1至101_ P），该移位寄存器包括P个时序电路。 0037 信号CLK1或信号CLK2被输入到时序电路。此外，时序电路输出具有根据输入时 钟信号而设置的电压的信号作为输出信号。例如，时序电路包括用于控制输出信号的电压 的晶体管。 0038 注意，在分压器电路中，该

24、晶体管包括至少源极、漏极和栅极，除非另外指明。 0039 源极是指源区、源电极的部分或全部、或者源极布线的部分或全部。具有源电极和 源极布线两者的功能的导电层被称为源极，在一些情况下，源电极和源极布线之间没有差 别。 0040 漏极是指漏区、漏电极的部分或全部、或者漏极布线的部分或全部。具有漏电极和 漏极布线两者的功能的导电层被称为漏极，在一些情况下，漏电极和漏极布线之间没有差 别。 0041 栅极是指栅电极的部分或全部、或者栅极布线的部分或全部。具有栅电极和栅极 布线两者的功能的导电层被称为栅极，在一些情况下，栅电极和栅极布线之间没有差别。 0042 在一些情况下，根据晶体管的结构、操作条件

25、等，晶体管的源极和漏极彼此互换。 0043 例如，可使用具有半导体层的晶体管作为分压器电路中的晶体管，该半导体层包 含属于周期表的族14的半导体（例如，硅）。包含属于族14的半导体的半导体层具有晶体 管的沟道形成层的功能。氧化物半导体层被高度提纯为本征（也称为I型）或基本本征的半 说 明 书CN 102835028 A 4/25页 8 导体层。注意，高度提纯是指以下概念中的至少一个：从氧化物半导体层中尽可能多地去除 氢；以及通过向氧化物半导体层供氧来减少由氧化物半导体层中的氧缺位（deficiency） 引起的缺陷。此外，分压器电路中所包括的所有晶体管可具有相同的导电类型。当所有晶 体管具有相

26、同的导电类型时，与使用具有不同导电类型的晶体管的情况相比，可简化制造 工艺。 0044 时序电路根据时钟信号的电压设置输出信号的电压以导通用于控制时序电路的 输出信号的电压的晶体管。例如，在奇数级中的时序电路中，用于控制输出信号的电压的晶 体管根据信号CLK1设置输出信号的电压。在偶数级中的时序电路中，用于控制输出信号的 电压的晶体管根据信号CLK2设置输出信号的电压。在用于控制输出信号的电压的晶体管 中，电容在栅极与源极或漏极之间。因此，在时序电路中，晶体管的栅极电压可设置成高于 或等于电源电压。因此，将输出信号的电压设为期望值花费较短的时间，并且输出信号的电 压中的至少一部分可高于或等于电

27、源电压。可使用附加设置的电容器等作为栅极与源极或 漏极之间的电容（即寄生电容）。 0045 2X个脉冲信号被输入到分割信号输出电路102。分割信号输出电路102具有根据 所输入的2X个脉冲信号生成要作为周期为信号CLK1的周期的X倍的信号CLK3的信号、并 且输出要作为信号CLK3的所生成信号作为输出信号的功能。注意，周期为信号CLK1的周 期的X倍的信号的生成也称为频率分割。 0046 分割信号输出电路102包括至少X个晶体管Tr1和X个晶体管Tr2。 0047 第一至第X脉冲信号中的不同脉冲信号被输入到X个晶体管Tr1的相应栅极。换 句话说，2X个脉冲信号中的第一至第X脉冲信号被单独地输入

28、到X个晶体管Tr1的相应栅 极。晶体管Tr1具有控制要作为信号CLK3的信号的电压在预定时间段中是否被设为第一 电压的功能。 0048 第(X+1)至第2X脉冲信号中的不同脉冲信号被输入到X个晶体管Tr2的相应栅 极。换句话说，2X个脉冲信号中的第(X+1)至第2X脉冲信号被单独地输入到X个晶体管 Tr2的相应栅极。晶体管Tr2具有控制要作为信号CLK3的信号的电压在预定时间段中是否 被设为第二电压的功能。 0049 本实施例的分压器电路的示例包括移位寄存器和分割信号输出电路。移位寄存器 具有根据第一时钟信号和第二时钟信号输出2X个脉冲信号的功能。分割信号输出电路根 据2X个脉冲信号设置要作为

29、第三时钟信号的信号的电压，以顺序地导通X个第一晶体管和 X个第二晶体管，并且由此输出周期为第一时钟信号周期的X倍的第三时钟信号。在本实施 例的分压器电路中的移位寄存器中，将脉冲信号的电压设为期望值花费较短的时间。这是 因为要作为输出信号的脉冲信号的电压根据例如时钟信号的电压来设置。因此，通过使用 移位寄存器，可提高分压器电路的操作速度，并且可防止分压操作中的故障。 0050 （实施例2） 0051 在本实施例中，将描述以上实施例1中的分压器电路的结构示例。 0052 首先，将参考图2A至2C来描述以上实施例的分压器电路的移位寄存器中的每一 时序电路的结构示例。图2A至2C各自示出本实施例的分压

30、器电路的移位寄存器中的时序 电路的结构示例。 0053 置位信号ST11（也称为信号ST11）、重置信号RS11（也称为信号RS11）、重置信号 说 明 书CN 102835028 A 5/25页 9 RS12（也称为信号RS12）、时钟信号CK11（也称为信号CK11）、时钟信号CK12（也称为信号 CK12）、以及电源电压Vp被输入到每一时序电路。此外，每一时序电路输出输出信号OUT11 （输出11）（也称为信号OUT11）。 0054 图2A示出第一级中的时序电路的结构示例。图2A所示的时序电路包括晶体管 101a至101k。 0055 电压Va被输入到晶体管101a的源极和漏极之一，而

31、信号ST11被输入到晶体管 101a的栅极。 0056 电压Va被输入到晶体管101b的源极和漏极之一，而信号RS11被输入到晶体管 101b的栅极。 0057 晶体管101c的源极和漏极之一电连接到晶体管101b的源极和漏极中的另一个， 电压Vb被输入到晶体管101c的源极和漏极中的另一个，并且信号ST11被输入到晶体管 101c的栅极。 0058 注意，电压Va和电压Vb之一是高电源电压Vdd，而电压Va和电压Vb中的另一个 是低电源电压Vss。高电源电压Vdd相对高于低电源电压Vss，而低电源电压Vss相对低于 高电源电压Vdd。在一些情况下，取决于晶体管的极性等电压Va和电压Vb的值互

32、换。电压 Va和电压Vb之间的电位差为电源电压Vp。 0059 电压Va被输入到晶体管101d的源极和漏极之一，而信号CK12被输入到晶体管 101d的栅极。 0060 晶体管101e的源极和漏极之一电连接到晶体管101d的源极和漏极中的另一个， 晶体管101e的源极和漏极中的另一个电连接到晶体管101b的源极和漏极中的另一个，并 且信号RS12被输入到晶体管101e的栅极。 0061 晶体管101f的源极和漏极之一电连接到晶体管101a的源极和漏极中的另一个， 并且电压Va被输入到晶体管101f的栅极。注意，其中晶体管101f的源极和漏极中的这一 个连接到晶体管101a的源极和漏极中的另一个

33、的部分也称为节点NA1。 0062 晶体管101g的源极和漏极之一电连接到晶体管101a的源极和漏极中的另一个， 电压Vb被输入到晶体管101g的源极和漏极中的另一个，并且晶体管101g的栅极电连接到 晶体管101e的源极和漏极中的另一个。 0063 信号CK11被输入到晶体管101h的源极和漏极之一，并且晶体管101h的栅极电连 接到晶体管101f的源极和漏极中的另一个。注意，其中晶体管101h的栅极连接到晶体管 101f的源极和漏极中的另一个的部分也称为节点NB 1。 0064 晶体管101i的源极和漏极之一电连接到晶体管101h的源极和漏极中的另一个， 电压Vb被输入到晶体管101i的源

34、极和漏极中的另一个，并且晶体管101i的栅极电连接到 晶体管101e的源极和漏极中的另一个。注意，其中晶体管101i的栅极、晶体管101b的源 极和漏极中的另一个、晶体管101c的源极和漏极中的一个、晶体管101e的源极和漏极中的 另一个、晶体管101g的栅极、以及晶体管101k的源极和漏极之一彼此连接的部分也称为节 点NC1。 0065 电压Va被输入到晶体管101j的源极和漏极之一，晶体管101j的源极和漏极中的 另一个电连接到晶体管101a的源极和漏极中的另一个，并且信号FB被输入到晶体管101j 的栅极。信号FB是反馈信号，该信号是第P级中的时序电路101_P的信号OUT11（也称为

35、说 明 书CN 102835028 A 6/25页 10 信号OUT11(101_P)）。 0066 晶体管101k的源极和漏极之一电连接到晶体管101b的源极和漏极中的另一个， 电压Vb被输入到晶体管101k的源极和漏极中的另一个，并且信号FB被输入到晶体管101k 的栅极。 0067 图2B示出第二至第(P/2)+1)级中的时序电路的结构示例。 0068 图2B所示的时序电路具有其中从图2A所示的时序电路中省略晶体管101j和晶 体管101k的结构。因此，适当地采用图2A所示的时序电路的结构示例的描述。 0069 图2C示出第(P/2)+2)至第P级中的时序电路的结构示例。 0070 除了

36、图2B所示的时序电路的结构以外，图2C所示的时序电路具有其中输出节点 NB1的电压作为信号OUT12（输出12）的结构。因此，对于具有与图2B所示的时序电路相 同的结构的部分，适当地采用对图2A所示的时序电路的描述。 0071 起动信号SP（也称为信号SP）作为信号ST11被输入到第一级中的时序电路。信 号SP是脉冲信号。 0072 第Q（Q是大于或等于1且小于或等于(P-1)的自然数）级中的时序电路的信号 OUT11作为信号ST11被输入到第(Q+1)级中的时序电路。 0073 第(U+1)（U是大于或等于1且小于或等于(P-1)）级中的时序电路的信号OUT11 作为信号RS11被输入到第U

37、级中的时序电路。 0074 第一级中的时序电路的信号OUT11作为信号RS11被输入到第P级中的时序电路。 0075 信号CLK2作为信号CK11且信号CLK1作为信号CK12被输入到偶数级中的时序电 路。 0076 信号CLK1作为信号CK11和信号CK12被输入到奇数级中的时序电路。 0077 信号RST作为信号RS12被输入到每一时序电路。信号RST是脉冲信号。注意，可 通过使用信号RST来生成信号SP。 0078 接着，将参考图3A和3B来描述本实施例的分压器电路中的分割信号输出电路的 结构示例。图3A和3B各自示出本实施例的分压器电路中的分割信号输出电路的结构示例。 0079 图3A

38、所示的分割信号输出电路是其中移位寄存器包括四级时序电路的分割信号 输出电路。图3A所示的分割信号输出电路包括晶体管102a至102m、延迟电路102DL1、以 及延迟电路102DL2。 0080 信号S1A、信号S1B、信号S2A、信号S2B、时钟信号CK21（也称为信号CK21）、重置 信号RS21（也称为信号RS21）、以及电源电压Vp被输入到图3A所示的分割信号输出电路。 此外，图3A所示的分割信号输出电路输出输出信号OUT21（输出21）（也称为信号OUT21）。 信号OUT21是时钟信号CLK1的频率除以N的时钟信号。即，信号OUT21的周期是时钟信号 CLK1的周期的N倍。 008

39、1 电压Va被输入到晶体管102a的源极和漏极之一，而信号S1B被输入到晶体管 102a的栅极。 0082 电压Va被输入到晶体管102d的源极和漏极之一，而信号S2B被输入到晶体管 102b的栅极。 0083 晶体管102c的源极和漏极之一电连接到晶体管102b的源极和漏极中的另一个， 电压Vb被输入到晶体管102c的源极和漏极中的另一个，并且信号S1B被输入到晶体管 说 明 书CN 102835028 A 10 7/25页 11 102c的栅极。 0084 电压Va被输入到晶体管102d的源极和漏极之一，而信号CK21被输入到晶体管 102d的栅极。 0085 晶体管102e的源极和漏极之

40、一电连接到晶体管102d的源极和漏极中的另一个， 晶体管102e的源极和漏极中的另一个电连接到晶体管102b的源极和漏极中的另一个，并 且信号RS21被输入到晶体管102e的栅极。 0086 晶体管102f的源极和漏极之一电连接到晶体管102a的源极和漏极中的另一个， 并且电压Va被输入到晶体管102f的栅极。注意，其中晶体管102f的源极和漏极之一连接 到晶体管102a的源极和漏极中的另一个的部分也称为节点NA2。 0087 晶体管102g的源极和漏极之一电连接到晶体管102a的源极和漏极中的另一个， 电压Vb被输入到晶体管102g的源极和漏极中的另一个，并且晶体管102g的栅极电连接到 晶

41、体管102b的源极和漏极中的另一个。注意，其中晶体管102g的栅极、晶体管102b的源 极和漏极中的另一个、晶体管102c的源极和漏极中的一个、以及晶体管102e的源极和漏极 中的另一个彼此连接的部分也称为节点NC2。 0088 信号CK21被输入到晶体管102h的源极和漏极之一，并且晶体管102h的栅极电连 接到晶体管102f的源极和漏极中的另一个。注意，其中晶体管102h的栅极连接到晶体管 102f的源极和漏极中的另一个的部分也称为节点NB2。 0089 电压Va被输入到晶体管102i的源极和漏极之一，晶体管102i的源极和漏极中的 另一个电连接到晶体管102h的源极和漏极中的另一个，并且

42、信号S2A经由延迟电路102DL1 输入到晶体管102i的栅极。 0090 晶体管102j的源极和漏极之一电连接到晶体管102h的源极和漏极中的另一个， 电压Vb被输入到晶体管102j的源极和漏极中的另一个，并且信号S1B被输入到晶体管 102j的栅极。 0091 电压Va被输入到晶体管102k的源极和漏极之一，晶体管102k的源极和漏极中的 另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2B被输入到晶体管102k 的栅极。 0092 晶体管102l的源极和漏极之一电连接到晶体管102h的源极和漏极中的另一个， 电压Vb被输入到晶体管102l的源极和漏极中的另一个，并且信号S1

43、A被输入到晶体管 102l的栅极。 0093 晶体管102m的源极和漏极之一电连接到晶体管102f的源极和漏极中的另一 个，电压Vb被输入到晶体管102m的源极和漏极中的另一个，并且信号S2A经由延迟电路 102DL1和延迟电路102DL2输入到晶体管102m的栅极。 0094 信号CLK1作为信号CK21、信号RST作为信号RS21、移位寄存器101中的第一级中 的时序电路的信号OUT11（也称为信号OUT11(101_1)）作为信号S1A、移位寄存器101中的 第二级中的时序电路的信号OUT11（也称为信号OUT11(101_2)）作为信号S1B、移位寄存器 101中的第三级中的时序电路的

44、信号OUT11（也称为信号OUT11(101_3)）作为信号S2A、且 移位寄存器101中的第四级中的时序电路101_4的信号OUT12（也称为信号OUT12(101_4)） 作为信号S2B输入到图3A所示的时序电路。 0095 图3B所示的分割信号输出电路是其中移位寄存器101包括八级时序电路的分割 说 明 书CN 102835028 A 11 8/25页 12 信号输出电路。除了图3A所示的分割信号输出电路的结构以外，图3B所示的分割信号输 出电路包括晶体管102n至102q，并且还输入信号S1C、信号S1D、信号S2C、以及信号S2D。 0096 电压Va被输入到晶体管102n的源极和漏

45、极之一，晶体管102n的源极和漏极中的 另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2C被输入到晶体管102n 的栅极。 0097 晶体管102o的源极和漏极之一电连接到晶体管102h的源极和漏极中的另一个， 电压Vb被输入到晶体管102o的源极和漏极中的另一个，并且信号S1C被输入到晶体管 102o的栅极。 0098 电压Va被输入到晶体管102p的源极和漏极之一，晶体管102p的源极和漏极中的 另一个电连接到晶体管102h的源极和漏极中的另一个，并且信号S2D被输入到晶体管102p 的栅极。 0099 晶体管102q的源极和漏极之一电连接到晶体管102h的源极和漏极中的另

46、一个， 电压Vb被输入到晶体管102q的源极和漏极中的另一个，并且信号S1D被输入到晶体管 102q的栅极。 0100 此外，信号CLK1作为信号CK21、信号RST作为信号RS21、信号移位寄存器101中的 第一级中的像素电路的信号OUT11作为信号S1A、移位寄存器101中的第二级中的时序电路 的信号OUT11作为信号S1B、移位寄存器101中的第三级中的时序电路的信号OUT11作为信 号S1C、移位寄存器101中的第四级中的时序电路的信号OUT12作为信号S1D、移位寄存器 101中的第五级中的时序电路的信号OUT11（也称为信号OUT11(101_5)）作为信号S2A、移 位寄存器10

47、1中的第六级中的时序电路的信号OUT12（也称为信号OUT12(101_6)）作为信 号S2B、移位寄存器101中的第七级中的时序电路的信号OUT12（也称为信号OUT12(101_7)） 作为信号S2C、且移位寄存器101中的第八级中的时序电路的信号OUT12（也称为信号 OUT12(101_8)）被输入到图3B所示的分割信号输出电路。 0101 注意，延迟电路102DL1和延迟电路102DL2各自使用例如并联电连接的2N（N是 自然数）个反相器来形成。 0102 接着，将描述本实施例的分压器电路的操作示例。 0103 首先，将参考图4A至4C来描述分压器电路中的移位寄存器101的操作示例。

48、图 4A至4C是各自示出本实施例的分压器电路中的移位寄存器的操作示例的时序图。注意，在 此作为示例，所有晶体管101a至101i具有N型导电性，输入高电源电压Vdd作为电压Va， 并且输入低电源电压Vss作为电压Vb。 0104 图4A是示出奇数级中的时序电路的操作示例的时序图。在图4A中，在时刻T11， 信号CK11和信号CK12各自被设为高电平，信号ST11被设为低电平，信号RS11被设为低电 平，并且信号RS12被设为高电平。 0105 此时，时序电路被设为重置状态。此外，晶体管101b和晶体管101c截止，并且晶 体管101d和晶体管101e导通；因此，节点NC1的电压（也称为VNC1

49、）变成等于电压Va的 值，并且晶体管101g和晶体管101i导通。另外，晶体管101截止且晶体管101g处于导通 状态；因此节点NA1的电压（也称为VNA1）变成等于电压Vb的值。此外，由于晶体管101f 处于导通状态，因此节点NB1的电压（也称为VNB1）变成等于电压Vb的值，并且晶体管101h 截止。晶体管101h截止且晶体管101i导通，从而信号OUT11被设为低电平。 说 明 书CN 102835028 A 12 9/25页 13 0106 接着，在时刻T12，信号CK11和信号CK12各自被设为低电平，信号ST11被设为高 电平，信号RS11保持在低电平，并且信号RS12保持在高电平。 0107 此时，时序电路被设为设置状态。晶体管101b保持截止，晶体管101c导通，晶体 管101d截止，并且晶体管101e保持导通；因此，节点NC