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1、(10)申请公布号 CN 102881317 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 1 3 1 7 A *CN102881317A* (21)申请号 201110204733.3 (22)申请日 2011.07.13 G11C 5/02(2006.01) H01L 27/10(2006.01) (71)申请人华邦电子股份有限公司 地址中国台湾台中市大雅区科雅一路8号 (72)发明人张文岳 (74)专利代理机构隆天国际知识产权代理有限 公司 72003 代理人赵根喜 冯志云 (54) 发明名称 三维存储器阵列 (57) 摘要 本发明公开了一种三维存储器阵列。各。
2、字元 线层具有沿第一方向交替排列的多条字元线及多 个间隙，间隙包括交替排列的第一群间隙与第二 群间隙。第一位元线层在字元线层上且具有沿第 二方向的多条位元线。第一导电柱阵列穿过字元 线层并连接第一位元线层，其包括在第一群间隙 中的多个第一导电柱。各第一导电柱与邻接的字 元线间配置有第一存储器构件。第二位元线层 在字元线层下且具有沿第二方向的多条第二位元 线。第二导电柱阵列穿过字元线层并连接第二位 元线层，其包括在第二群间隙中的多个第二导电 柱。各第二导电柱与邻接的字元线间配置有第二 存储器构件。本发明的三维存储器阵列的下层的 存储器层的可靠度及效能不会下降。 (51)Int.Cl. 权利要求书。
3、2页 说明书10页 附图18页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 10 页 附图 18 页 1/2页 2 1.一种三维存储器阵列，包括： 多个字元线层，每一个字元线层具有沿一第一方向交替排列的多条字元线及多个间 隙，所述多个间隙包括交替排列的一第一群间隙与一第二群间隙； 一第一位元线层，配置在所述多个字元线层的上方且具有沿一第二方向排列的多条位 元线，该第二方向与该第一方向垂直； 一第一导电柱阵列，延伸穿过所述多个字元线层并与该第一位元线层电性连接，该第 一导电柱阵列包括多个第一导电柱，所述多个第一导电柱配置在该第一群间隙中，且每一 个第一。
4、导电柱与一字元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器 构件； 一第二位元线层，配置在所述多个字元线层的下方且具有沿该第二方向排列的多条第 二位元线；以及 一第二导电柱阵列，延伸穿过所述多个字元线层并与该第二位元线层电性连接，该第 二导电柱阵列包括多个第二导电柱，所述多个第二导电柱配置在该第二群间隙中，且每一 个第二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器 构件。 2.如权利要求1所述的三维存储器阵列，其特征在于，该三维存储器阵列还包括多个 导电插塞，每一个导电插塞配置在对应的该第一导电柱与该第一位元线层之间，该第一导 电柱阵列通过所述多个导电插塞。
5、与该第一位元线层电性连接。 3.如权利要求2所述的三维存储器阵列，其特征在于，每一个导电插塞是由一导电层 以及环绕该导电层的侧壁及底部的一阻障层所构成。 4.如权利要求1所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存 储器构件为单层或多层结构。 5.如权利要求1所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存 储器构件的材料相同。 6.如权利要求1所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存 储器构件的材料包括一介电材料。 7.如权利要求6所述的三维存储器阵列，其特征在于，该介电材料包括氧化硅、氮化 硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。 8.。
6、如权利要求1所述的三维存储器阵列，其特征在于，各该第一存储器构件环绕对应 的该第一导电柱而配置，且各该第二存储器构件环绕对应的该第二导电柱而配置。 9.如权利要求1所述的三维存储器阵列，其特征在于，该三维存储器阵列还包括一绝 缘层，配置在所述多个字元线层、该第一位元线层、该第二位元线层、该第一导电柱阵列与 该第二导电柱阵列之间的剩余空间中。 10.如权利要求1所述的三维存储器阵列，其特征在于，该三维存储器阵列的记忆胞的 最小尺寸为2F2。 11.一种三维存储器阵列，包括： 多个字元线层，每一个字元线层具有沿一第一方向交替排列的多条字元线及多个间 隙，所述多个间隙包括交替排列的一第一群间隙与一第。
7、二群间隙； 一第一位元线层，配置在所述多个字元线层的上方且具有沿一第二方向排列的多条位 权 利 要 求 书CN 102881317 A 2/2页 3 元线，该第二方向与该第一方向垂直； 一第一导电柱阵列，延伸穿过所述多个字元线层并与该第一位元线层电性连接，该第 一导电柱阵列包括多个第一导电柱，所述多个第一导电柱配置在该第一群间隙中，且每一 个第一导电柱与一字元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器 构件； 一第二位元线层，配置在该第一位元线层的上方且具有沿该第二方向排列的多条第二 位元线，其中所述多个第一位元线与所述多个第二位元线交替排列；以及 一第二导电柱阵列，延伸穿过所述。
8、多个字元线层并与该第二位元线层电性连接，该第 二导电柱阵列包括多个第二导电柱，所述多个第二导电柱配置在该第二群间隙中，且每一 个第二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器 构件，其中所述多个第一导电柱与所述多个第二导电柱交错排列。 12.如权利要求11所述的三维存储器阵列，其特征在于，该第一存储器构件与该二存 储器构件为单层或多层结构。 13.如权利要求11所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二 存储器构件的材料相同或不同。 14.如权利要求11所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二 存储器构件的材料包括一介电材料。 15。
9、.如权利要求14所述的三维存储器阵列，其特征在于，该介电材料包括氧化硅、氮化 硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。 16.如权利要求11所述的三维存储器阵列，其特征在于，该第一存储器构件与该二存 储器构件为包括一第一介电层、一第二介电层及位于该第一介电层与该第二介电层之间的 一导电层的三明治结构。 17.如权利要求16所述的三维存储器阵列，其特征在于，该第一介电层与该第二介电 层的材料各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且该导电层的材料 包括钛、镍、钴或铜。 18.如权利要求11所述的三维存储器阵列，其特征在于，各该第一存储器构件环绕对 应的该第一导电柱而配置，。
10、且各该第二存储器构件环绕对应的该第二导电柱而配置。 19.如权利要求11所述的三维存储器阵列，其特征在于，该三维存储器阵列还包括一 绝缘层，配置在所述多个字元线层、该第一位元线层、该第二位元线层、该第一导电柱阵列 与该第二导电柱阵列之间的剩余空间中。 20.如权利要求11所述的三维存储器阵列，其特征在于，该三维存储器阵列的记忆胞 的最小尺寸为2F2。 权 利 要 求 书CN 102881317 A 1/10页 4 三维存储器阵列 技术领域 0001 本发明是有关于一种半导体元件，且特别是有关于一种高密度的三维存储器阵 列。 背景技术 0002 电子元件的进步增加了对更大存储能力的需要。为了增加。
11、存储能力，存储器元件 变得更小且更紧密。因此，高密度的三维存储器阵列已受到业界的高度关注。 0003 图1为公知的三维交叉点(cross point)存储器阵列的立体示意图。公知的三维 交叉点存储器阵列10包括多条以第一方向排列的第一电极12、多条以第二方向排列的第 二电极16以及多个第一存储器构件14，其中第二方向垂直于第一方向。第二电极16配置 在第一电极12上。第一存储器构件14配置于第二电极16与第一电极12的交叉点处。当 工艺的特征尺寸(featuresize)为F，此三维存储器阵列的记忆胞的最小尺寸为4F 2 。 0004 此三维交叉点存储器阵列10可以还包括配置在第二电极16上的。
12、多条以第一方向 排列的第三电极20以及配置在第三电极与第二电极的交叉点处的第二存储器构件18。如 此一来，此三维存储器阵列的记忆胞的等效(equivalent)最小尺寸为2F 2 。以此类推，当此 三维存储器阵列具有N层堆叠的记忆胞时，记忆胞的等效最小尺寸为4F 2 /N。 0005 虽然公知的三维交叉点存储器阵列可以有效减少记忆胞的最小尺寸，但仍存在以 下缺点使其可行性无法提升。首先，每增加一层记忆胞的堆叠，就必须至少增加一个图案 化步骤(包含沉积、光刻、蚀刻等)，工艺成本昂贵。此外，由于每一层记忆胞是在不同图案 化步骤形成，因此其大小、组成无法完全相同，增加元件特性的变动。再者，下层的存储。
13、器 层(如第一存储器构件14)比上层的存储器层(如第二存储器构件)受到的更多的热预算 (thermalbudget)，因此下层的存储器层的可靠度及效能均会下降。 发明内容 0006 有鉴于此，本发明的目的在于提供一种三维存储器阵列，可以解决上述问题，且具 有较公知三维存储器阵列更小的记忆胞尺寸。 0007 本发明提供一种三维存储器阵列，包括多个字元线层、第一位元线层、第一导电柱 阵列、第二位元线层及第二导电柱阵列。每一个字元线层具有沿第一方向交替排列的多条 字元线及多个间隙，这些间隙包括交替排列的第一群间隙与第二群间隙。第一位元线层配 置在这些字元线层的上方且具有沿第二方向排列的多条位元线，第。
14、二方向与第一方向垂 直。第一导电柱阵列延伸穿过这些字元线层并与第一位元线层电性连接。第一导电柱阵列 包括多个第一导电柱，这些第一导电柱配置在第一群间隙中，且每一个第一导电柱与一字 元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器构件。第二位元线层配 置在这些字元线层的下方且具有沿第二方向排列的多条第二位元线。第二导电柱阵列延伸 穿过这些字元线层并与第二位元线层电性连接。第二导电柱阵列包括多个第二导电柱，这 些第二导电柱配置在第二群间隙中，且每一个第二导电柱与一字元线层中与该第二导电柱 说 明 书CN 102881317 A 2/10页 5 邻接的一字元线之间配置有一第二存储器构件。 。
15、0008 在本发明的一实施例中，上述三维存储器阵列还包括多个导电插塞，每一个导电 插塞配置在对应的第一导电柱与第一位元线层之间，该第一导电柱阵列通过这些导电插塞 与该第一位元线层电性连接。 0009 在本发明的一实施例中，上述每一个导电插塞是由导电层以及环绕导电层的侧壁 及底部的阻障层所构成。 0010 在本发明的一实施例中，上述第一存储器构件与第二存储器构件为单层或多层结 构。 0011 在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料相同。 0012 在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料包括介电 材料。 0013 在本发明的一实施例中，上述介电材料包。
16、括氧化硅、氮化硅、氮氧化硅、氧化铝、氧 化钛、氧化铪或其组合。 0014 在本发明的一实施例中，上述各第一存储器构件环绕对应的第一导电柱而配置， 且各第二存储器构件环绕对应的第二导电柱而配置。 0015 在本发明的一实施例中，上述三维存储器阵列还包括绝缘层，其配置在字元线层、 第一位元线层、第二位元线层、第一导电柱阵列与第二导电柱阵列之间的剩余空间中。 0016 在本发明的一实施例中，上述三维存储器阵列的记忆胞的最小尺寸为2F2。 0017 本发明另提供一种三维存储器阵列，包括多个字元线层、第一位元线层、第一导电 柱阵列、第二位元线层及第二导电柱阵列。每一个字元线层具有沿第一方向交替排列的多 。
17、条字元线及多个间隙，这些间隙包括交替排列的第一群间隙与第二群间隙。第一位元线层 配置在这些字元线层的上方且具有沿第二方向排列的多条位元线，第二方向与第一方向垂 直。第一导电柱阵列延伸穿过这些字元线层并与第一位元线层电性连接。第一导电柱阵列 包括多个第一导电柱，这些第一导电柱配置在第一群间隙中，且每一个第一导电柱与一字 元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器构件。第二位元线层配 置在第一位元线层的上方且具有沿第二方向排列的多条第二位元线，其中第一位元线与第 二位元线交替排列。第二导电柱阵列延伸穿过这些字元线层并与第二位元线层电性连接。 第二导电柱阵列包括多个第二导电柱，这些第。
18、二导电柱配置在第二群间隙中，且每一个第 二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器构件， 其中第一导电柱与第二导电柱交错排列。 0018 在本发明的一实施例中，上述第一存储器构件与第二存储器构件为单层或多层结 构。 0019 在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料相同或不 同。 0020 在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料包括介电 材料。 0021 在本发明的一实施例中，上述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧 化钛、氧化铪或其组合。 0022 在本发明的一实施例中，上述第一存储器构件与第二存储器构件。
19、为包括第一介电 说 明 书CN 102881317 A 3/10页 6 层、第二介电层及位于第一介电层与第二介电层之间的导电层的三明治结构。 0023 在本发明的一实施例中，上述第一介电层与第二介电层的材料各自包括氧化硅、 氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且导电层的材料包括钛、镍或铜。 0024 在本发明的一实施例中，上述各第一存储器构件环绕对应的第一导电柱而配置， 且各第二存储器构件环绕对应的第二导电柱而配置。 0025 在本发明的一实施例中，上述三维存储器阵列还包括绝缘层，其配置在字元线层、 第一位元线层、第二位元线层、第一导电柱阵列与第二导电柱阵列之间的剩余空间中。 0026 。
20、在本发明的一实施例中，上述三维存储器阵列的记忆胞的最小尺寸为2F2。 0027 本发明的有益效果在于，基于上述，由于本发明的多个导电柱是在同一个图案化 步骤(或至多两个图案化步骤)中完成，因此导电柱、存储器构件及对应的字元线形成的多 个记忆胞具有相同的特性。下层字元线的记忆胞与上层字元线的记忆胞受到相同的热预 算，因此下层的存储器层的可靠度及效能不会下降。另外，本发明的三维存储器阵列的记忆 胞的最小尺寸可以降低至2F2，因此可以大幅提高存储器元件的密度。 0028 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下。 附图说明 0029 图1为公知的三维交叉点存。
21、储器阵列的立体示意图。 0030 图2为根据本发明第一实施例所绘示的三维存储器阵列的俯视视示意图。 0031 图2A至图2C为根据本发明第一实施例所绘示的三维存储器阵列的制造方法的俯 视示意图。 0032 图3为图2中沿I-I线所绘示的剖面示意图。 0033 图4为根据本发明第一实施例所绘示的三维存储器阵列的剖视示意图。 0034 图5为根据本发明第一实施例所绘示的三维存储器阵列的立体示意图。 0035 图6为根据本发明第二实施例所绘示的三维存储器阵列的俯视示意图。 0036 图6A至图6D为根据本发明第二实施例所绘示的三维存储器阵列的制造方法的俯 视示意图。 0037 图7为图6中沿I-I线。
22、所绘示的剖面示意图。 0038 图8为根据本发明第二实施例所绘示的三维存储器阵列的立体示意图。 0039 图9为根据本发明第三实施例所绘示的三维存储器阵列的俯视示意图。 0040 图9A至图9C为根据本发明第三实施例所绘示的三维存储器阵列的制造方法的俯 视示意图。 0041 图10为图9中沿I-I线所绘示的剖面示意图。 0042 图11为图9中沿II-II线所绘示的剖面示意图。 0043 图12为根据本发明第三实施例所绘示的三维存储器阵列的立体示意图。 0044 其中，附图标记说明如下： 0045 10：公知的三维交叉点存储器阵列 0046 12：第一电极 0047 14：第二电极 说 明 书。
23、CN 102881317 A 4/10页 7 0048 16：第一存储器构件 0049 18：第三电极 0050 20：第二存储器构件 0051 100、100a、200、300：三维存储器阵列 0052 101、101b、101c、101d、103：绝缘层 0053 101a：图案化蚀刻终止层的图案 0054 102：基底 0055 104、108：导电柱阵列 0056 105、109：导电柱 0057 106、110：存储器构件 0058 106a：第一介电层 0059 106b：导电层 0060 106c：第二介电层 0061 120：导电插塞 0062 120a：导电层 0063 12。
24、0b：阻障层 0064 122：氮化硅图案 0065 124：氮化硅间隙壁 0066 BL1BL4：位元线 0067 TBLL：顶位元线层 0068 BBLL：底位元线层 0069 G、G1、G2：间隙 0070 OP、OP1、OP2：开口 0071 T、T1、T2：沟渠 0072 WL1WL4：字元线 0073 1 st WLL4 th WLL：字元线层 具体实施方式 0074 第一实施例 0075 图2为根据本发明第一实施例所绘示的三维存储器阵列的俯视示意图。为清楚及 方便说明起见，图2未绘示最上层的绝缘层及其下方的存储器构件。图3为图2中沿I-I 线所绘示的剖面示意图。图5为根据本发明第。
25、一实施例所绘示的三维存储器阵列的立体示 意图。为清楚及方便说明起见，图5未绘示绝缘层101。 0076 请参照图2、图3及图5，第一实施例的三维存储器阵列100包括：多个字元线层 1 st WLL4 th WLL、一位元线层BLL、一导电柱阵列104、一存储器构件106以及一绝缘层101。 0077 字元线层1 st WLL、2 nd WLL、3 rd WLL、4 th WLL依序配置在基底102上。每一个字元线层 WLL具有沿第一方向交替排列的多条字元线WL1WL4及多个间隙G，且这些间隙G包括交 替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向 依序排列。
26、的WL1、G1、WL2、G2、WL3、G1、WL4、G2。 说 明 书CN 102881317 A 5/10页 8 0078 位元线层BLL配置在字元线层4 th WLL的上方且具有沿第二方向排列的多条位元线 BL1BL4。第二方向与第一方向垂直。 0079 导电柱阵列104延伸穿过字元线层1 st WLL4 th WLL并与位元线层BLL电性连接。 导电柱阵列104包括多个导电柱105，这些导电柱105配置在第一群间隙G1中，且每一个导 电柱105与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件106。 0080 在一实施例中，存储器构件106为单层或多层结构。存储器构件10。
27、6的材料包括 介电材料，例如是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。 0081 在另一实施例中，存储器构件106为包括第一介电层106a、第二介电层106c及位 于第一介电层106a与第二介电层106c之间的导电层106b的三明治结构，从而形成三维存 储器阵列100a，如图4所示。第一介电层106a与第二介电层106c的材料各自包括氧化硅、 氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且导电层106b的材料包括钛、镍、钴或铜。 0082 绝缘层101配置在字元线层1 st WLL、2 nd WLL、3 rd WLL、4 th WLL、位元线层BLL与导电柱 阵列104之间的剩。
28、余空间中。具体而言，绝缘层101包括绝缘层103、字元线材料层之间的 绝缘材料层，其将会在以下制造方法中详述。 0083 特别要注意的是，存储器构件106实质上环绕对应的导电柱105而配置，且更延伸 配置在对应的导电柱105的底面以及位元线层BLL与绝缘层101的顶面之间。在第一实施 例中，导电柱105、存储器构件106及对应的字元线WL形成两端点记忆胞A(two terminal memory cell)。本发明的三维存储器阵列100的记忆胞A的最小尺寸为4F 2 ，如图2所示。 0084 此外，在上述实施例中，是以包括四层字元线层1 st WLL4 th WLL(每一层字元线层 WLL具有。
29、四条字元线WL1WL4)、四条位元线BL1BL4及四个导电柱105的三维存储器 阵列100为例来说明之，但不用以限制本发明。本技术领域的技术人员应了解，本发明并不 对字元线层、字元线、位元线及导电柱的数目做限制。 0085 以下，将说明第一实施例的三维存储器阵列100的制造方法。图2A至图2C为根 据本发明第一实施例所绘示的三维存储器阵列的制造方法的俯视示意图。为清楚及方便说 明起见，于部分附图中省略部分构件。 0086 首先，请参照图2A(未绘示最上层的绝缘层)及图3，于基底102上依序形成交替 排列的多个字元线材料层及绝缘材料层(未绘示)。然后，形成延伸穿过上述字元线材料层 及绝缘材料层的。
30、沿第一方向排列的多个沟渠T(T1、T2)，以形成字元线层1 st WLL4 th WLL。 每一个字元线层WLL具有沿第一方向交替排列的多条字元线WL1WL4及多条间隙G，且这 些间隙G包括交替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL 具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4。接着，以绝缘层103填 满这些间隙G(或沟渠T)。 0087 之后，请参照图2B(未绘示最上层的绝缘层及其下方的存储器构件)及图3，于对 应于第一群间隙G1的位置的绝缘层中形成多个与对应的WL连接的开口OP。继之，于基底 102上形成存储器构件106，以覆盖开口。
31、OP的表面(即底面及侧壁)及最上层绝缘层的表 面。然后，使用导电材料(例如钨)填满开口OP，以形成具有多个导电柱105的导电柱阵列 104。 0088 接着，请参照图2C(未绘示最上层的绝缘层及其下方的存储器构件)及图3，于基 底102上形成位元线层BLL，其中位元线层BLL具有沿第二方向排列的多条位元线BL1 说 明 书CN 102881317 A 6/10页 9 BL4。导电柱阵列104与位元线层BLL电性连接。 0089 在第一实施例中，多个导电柱105是在同一个图案化步骤中完成。也就是说，导电 柱105、存储器构件106及对应的字元线WL形成的多个记忆胞A是在同一个图案化步骤中 完成，。
32、因此可以大幅节省工艺成本，避免公知技术中每增加一层记忆胞的堆叠，就必须增加 一个图案化步骤的缺点。此外，由于本发明的三维存储器阵列100的记忆胞A是在同一个 图案化步骤中完成，因此记忆胞A具有相同的功效。下层的记忆胞与上层的记忆胞受到相 同的热预算，因此下层的存储器层的可靠度及效能不会下降。 0090 第二实施例 0091 图6为根据本发明第二实施例所绘示的三维存储器阵列的俯视示意图。为清楚及 方便说明起见，图6未绘示字元线4 th WLL上的绝缘层。图7为图6中沿I-I线所绘示的 剖面示意图。图8为根据本发明第二实施例所绘示的三维存储器阵列的立体示意图。为清 楚及方便说明起见，图8未绘示绝缘。
33、层101。 0092 请参照图6、图7及图8，第二实施例的三维存储器阵列200包括：多个字元线层 1 st WLL4 th WLL、一底位元线层BBLL(bottom bit line layer)、一顶位元线层TBLL(top bit line layer)、一导电柱阵列104、一存储器构件106、一导电柱阵列108、一存储器构件110 以及一绝缘层101。 0093 字元线层1 st WLL、2 nd WLL、3 rd WLL、4 th WLL依序配置在基底102上。每一个字元线层 WLL具有沿第一方向交替排列的字元线WL1WL4及多个间隙G，且这些间隙G包括交替排 列的第一群间隙G1与第。
34、二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序 排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2。 0094 底位元线层BBLL配置在字元线层1 st WLL的下方且具有沿第二方向排列的多条位 元线BL1BL4，其中第二方向与第一方向垂直。 0095 顶位元线层TBLL配置在字元线层4 th WLL的上方且具有沿第二方向排列的多条第 二位元线BL1BL4。 0096 导电柱阵列108延伸穿过字元线层1 st WLL4 th WLL并与底位元线层BBLL电性连 接。导电柱阵列108包括多个导电柱109，这些导电柱109配置在第二群间隙G2中，且每一 个导电柱109与一。
35、字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件110。 0097 导电柱阵列104延伸穿过字元线层1 st WLL4 th WLL并与顶位元线层TBLL电性连 接。导电柱阵列104包括多个导电柱105，这些导电柱105配置在第一群间隙G1中，且每一 个导电柱105一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件106。 0098 此外，第二实施例的三维存储器阵列200还包括配置在对应的导电柱104上的导 电插塞120。导电插塞120例如是由导电层120a以及环绕导电层120a的侧壁及底部的阻 障层120b所构成。导电层120a的材料例如是钨，阻障层120b的材料例如。
36、是氮化钛。导电 柱阵列104实质上通过导电插塞120与顶位元线层TBLL电性连接。 0099 在一实施例中，存储器构件110与存储器构件106为单层或多层结构。存储器构 件110与存储器构件106的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅、氧化铝、 氧化钛、氧化铪或其组合。 0100 绝缘层101配置在字元线层1 st WLL4 th WLL、底位元线层BBLL、顶位元线层TBLL、 导电柱阵列108与导电柱阵列104之间的剩余空间中。具体而言，绝缘层101包括绝缘层 说 明 书CN 102881317 A 7/10页 10 103、图案化蚀刻终止层的图案101a、绝缘层101b、绝缘。
37、层101c及字元线材料层之间的绝缘 材料层，将会在以下制造方法中详述。 0101 特别要注意的是，存储器构件110实质上环绕对应的导电柱109而配置。类似地， 存储器构件106实质上环绕对应的导电柱105而配置。在第二实施例中，导电柱109、存储 器构件110及对应的字元线WL形成两端点记忆胞A，且导电柱105、存储器构件106及对 应的字元线WL形成两端点记忆胞A。 0102 由于存储器构件110与存储器构件106可设计为具有相同的材料，且导电柱109 与导电柱105可设计为具有相同的材料，因此记忆胞A与记忆胞A可完全相同。本发明的 三维存储器阵列200的记忆胞A(或A)的最小尺寸为2F 2。
38、 ，如图6所示。 0103 以下，将说明第二实施例的三维存储器阵列200的制造方法。图6A至图6D为根 据本发明第二实施例所绘示的三维存储器阵列的制造方法的俯视示意图。为清楚及方便说 明起见，于部分附图中省略部分构件。 0104 首先，请参照图6A及图7，于基底102上形成底位元线层BBLL，其中底位元线层 BBLL具有沿第二方向排列的多条位元线BL1BL4。 0105 然后，请参照图6B(未绘示字元线4 th WLL上的绝缘层)及图7，形成图案化蚀刻终 止层于底位元线层BBLL上，其中图案化蚀刻终止层具有沿第一方向排列的多条图案101a， 以曝露出部分的底位元线层BBLL。之后，于图案化蚀刻。
39、终止层上形成绝缘层101b，且绝缘 层101b填满图案化蚀刻终止层的图案101a之间的间隙。图案化蚀刻终止层的材料相对于 绝缘层101b的材料具有蚀刻选择性。举例来说，图案化蚀刻终止层的材料例如是氮化硅， 而绝缘层101b的材料例如是氧化硅。 0106 继之，于绝缘层101b上依序形成交替排列的多个字元线材料层及绝缘材料层(未 绘示)。然后，形成延伸穿过上述字元线材料层及绝缘材料层的沿第一方向排列的多个沟渠 T(T1、T2)，以形成字元线层1 st WLL4 th WLL。每一个字元线层WLL具有沿第一方向交替排 列的多条字元线WL1WL4及多条间隙G，且这些间隙G包括交替排列的第一群间隙G1。
40、与 第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序排列的WL1、G1、WL2、 G2、WL3、G1、WL4、G2。接着，以绝缘层103填满这些间隙G(或沟渠T)。 0107 之后，请参照图6C(未绘示字元线4 th WLL上的绝缘层)及图7，于对应于第一群间 隙G1的位置的绝缘层中形成多个与对应的字元线WL连接的开口OP1，且于对应于第二群间 隙G2的位置的绝缘层中形成多个与对应的字元线WL连接的开口OP2。特别要注意的是，开 口OP2对应于图案化蚀刻终止层的图案101a之间的间隙，而开口OP1对应于图案化蚀刻终 止层的图案101a。也就是说，由于图案化蚀刻终止层的材料相对于。
41、绝缘层101b的材料具有 蚀刻选择性，形成开口OP2的蚀刻工艺会停在底位元线层BBLL上，而形成开口OP1的同一 蚀刻工艺会停在图案化蚀刻终止层的图案101a上，如图7所示。 0108 继之，于基底102上形成存储器层，以覆盖开口OP1及OP2的表面(即底面及侧 壁)及最上层绝缘层的表面。然后，移除位于开口OP1及OP2的底面及最上层绝缘层上的 存储器层，以于开口OP1的侧壁上形成存储器构件106以及于开口OP2的侧壁上形成存储 器构件110。 0109 接着，使用导电材料(例如钨)填满开口OP1及OP2，由此形成具有多个导电柱105 的导电柱阵列104以及具有多个导电柱109的导电柱阵列10。
42、8。导电柱阵列108与底位元 说 明 书CN 102881317 A 10 8/10页 11 线层BBLL电性连接。 0110 之后，请参照图6D(未绘示字元线4 th WLL上的绝缘层)及图7，于基底102上形成 绝缘层101c。继之，于绝缘层101c中形成对应于导电柱105的导电插塞120。导电插塞 120例如是由导电层120a以及环绕导电层120a的侧壁及底部的阻障层120b所构成。导电 层120a的材料例如是钨，阻障层120b的材料例如是氮化钛。 0111 继之，于基底102上形成顶位元线层TBLL，其中顶位元线层TBLL具有沿第二方向 排列的多条位元线BL1BL4。导电柱阵列104实。
43、质上通过导电插塞120与顶位元线层 TBLL电性连接。 0112 在第二实施例中，由于多个导电柱105及多个导电柱109是在同一个图案化步骤 中完成，因此导电柱105、存储器构件106及对应的字元线WL形成的多个记忆胞A，或导电 柱109、存储器构件110及对应的字元线WL形成两端点记忆胞A具有相同的功效。下层 的记忆胞与上层的记忆胞受到相同的热预算，因此下层的存储器层的可靠度及效能不会下 降。 0113 第三实施例 0114 图9为根据本发明第三实施例所绘示的三维存储器阵列的俯视示意图。为清楚及 方便说明起见，图9未绘示字元线层4 th WLL、底位元线层BBLL及顶位元线层TBLL之间的绝。
44、 缘层等构件。图10为图9中沿I-I线所绘示的剖面示意图。图11为图9中沿II-II 线所绘示的剖面示意图。图12为根据本发明第三实施例所绘示的三维存储器阵列的立体 示意图。为清楚及方便说明起见，图12未绘示绝缘层101。 0115 请参照图9、图10、图11及图12，本发明的三维存储器阵列300包括：多个字元线 层1 st WLL4 th WLL、一底位元线层BBLL、一顶位元线层TBLL、一导电柱阵列104、一存储器构 件106、一导电柱阵列108、一存储器构件110以及一绝缘层101。 0116 字元线层1 st WLL、2 nd WLL、3 rd WLL、4 th WLL依序配置在基底。
45、102上。每一个字元线层 WLL具有沿第一方向交替排列的字元线WL1WL4及多个间隙G，且这些间隙G包括交替排 列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序 排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2。 0117 底位元线层BBLL配置在字元线层4 th WLL的上方且具有沿第二方向排列的多条位 元线BL1BL4，其中第二方向与第一方向垂直。 0118 顶位元线层TBLL配置在底位元线层BBLL的上方且具有沿第二方向排列的多条第 二位元线BL1BL4。 0119 导电柱阵列104延伸穿过字元线层1 st WLL4 th WLL并与底位元。
46、线层BBLL电性连 接。导电柱阵列104包括多个导电柱105，这些导电柱105配置在第一群间隙G1中，且每一 个导电柱105与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件106。 0120 导电柱阵列108延伸穿过字元线层1 st WLL4 th WLL并与顶位元线层TBLL电性连 接。导电柱阵列108包括多个导电柱109，这些导电柱109配置在第二群间隙G2中，且每一 个导电柱109与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件110。 特别要注意的是，导电柱105与导电柱109交错排列。 0121 在一实施例中，存储器构件106与存储器构件110为单层或。
47、多层结构。存储器构 件106与存储器构件110的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅、氧化铝、 说 明 书CN 102881317 A 11 9/10页 12 氧化钛、氧化铪或其组合。 0122 在另一实施例中，存储器构件106与存储器构件110为包括第一介电层、第二介电 层及位于第一介电层与第二介电层之间的导电层的三明治结构(未绘示)。第一介电层与 第二介电层的材料各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且导电层 的材料包括钛、镍、钴或铜。 0123 绝缘层101配置在字元线层1 st WLL4 th WLL、底位元线层BBLL、顶位元线层TBLL、 导电柱阵列。
48、104与导电柱阵列108之间的剩余空间中。具体而言，绝缘层101包括绝缘层 103、绝缘层101d及字元线材料层之间的绝缘材料层，将会在以下制造方法中详述。 0124 特别要注意的是，存储器构件106实质上环绕对应的导电柱105而配置。类似地， 存储器构件110实质上环绕对应的导电柱109而配置。在第三实施例中，导电柱105、存储 器构件106及对应的字元线WL形成两端点记忆胞A，且导电柱109、存储器构件110及对应 的字元线WL形成两端点记忆胞A。 0125 由于存储器构件106与存储器构件110可设计为具有相同的材料，且导电柱105 与导电柱109可设计为具有相同的材料，因此记忆胞A与记。
49、忆胞A可完全相同。本发明的 三维存储器阵列300的记忆胞A(或A)的最小尺寸为2F 2 ，如图9所示。当然，存储器构 件106与存储器构件110也可设计为具有不同的材料。 0126 以下，将说明第三实施例的三维存储器阵列300的制造方法。图9A至图9C为根 据本发明第三实施例所绘示的三维存储器阵列的制造方法的俯视示意图。为清楚及方便说 明起见，于部分附图中省略部分构件。 0127 首先，请参照图9A(未绘示最上层的绝缘层)及图10，于基底102上依序形成交替 排列的多个字元线材料层及绝缘材料层(未绘示)。然后，形成延伸穿过上述字元线材料层 及绝缘材料层的沿第一方向排列的多个沟渠T(T1、T2)。