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1、(10)申请公布号 CN 102884617 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 4 6 1 7 A *CN102884617A* (21)申请号 201180020923.8 (22)申请日 2011.03.25 2010-236526 2010.10.21 JP H01L 21/82(2006.01) H01L 21/3205(2006.01) H01L 21/822(2006.01) H01L 23/52(2006.01) H01L 27/04(2006.01) (71)申请人松下电器产业株式会社 地址日本大阪府 (72)发明人中西和幸 (74)专利。
2、代理机构中科专利商标代理有限责任 公司 11021 代理人汪惠民 (54) 发明名称 半导体装置 (57) 摘要 本发明提供一种半导体装置。连接供电用活 性区域(DV0)与供电用金属布线(MV0)的供电用 插头包括以规定长度的第1间距(S0)配置的多 个第1插头(PV2PV5)、和直到最近的第1插头 (PV5)为止的中心间距离不同于第1间距(S0)的 整数倍的第2插头(PVX0PVX2)。并且，与供电 用活性区域(DV0)及供电用金属布线(MV0)最靠 近的布线用插头、即第3插头(P50)最靠近的供电 用插头是第2插头(PVX0，PVX1)。 (30)优先权数据 (85)PCT申请进入国家阶段。
3、日 2012.10.25 (86)PCT申请的申请数据 PCT/JP2011/001791 2011.03.25 (87)PCT申请的公布数据 WO2012/053125 JA 2012.04.26 (51)Int.Cl. 权利要求书3页 说明书11页 附图13页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 11 页 附图 13 页 1/3页 2 1.一种半导体装置，具备： 在第1方向上延伸的供电用活性区域； 活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并 且成为晶体管的源极或者漏极； 栅极布线，设置在所述供电用活性区域。
4、的、所述第2方向上的设有所述活性区域的一 侧，并且成为晶体管的栅极； 供电用金属布线，设置在所述供电用活性区域的上层上； 电路用金属布线，设置在所述活性区域及栅极布线的上层上； 多个供电用插头，连接所述供电用活性区域与所述供电用金属布线；和 多个布线用插头，连接所述活性区域与所述电路用金属布线或者连接所述栅极布线与 所述电路用金属布线， 所述多个供电用插头包括： 以规定长度的第1间距配置的多个第1插头；和 直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插 头， 所述多个布线用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3 插头， 与至少1个所述第3插头最靠。
5、近的所述供电用插头是所述第2插头。 2.根据权利要求1所述的半导体装置，其中， 与每一个所述第3插头最靠近的所述供电用插头是所述第2插头。 3.根据权利要求1所述的半导体装置，其中， 与至少1个所述第2插头最靠近的所述布线用插头是所述第3插头。 4.根据权利要求1所述的半导体装置，其中， 所述第2插头彼此的中心间距离是所述第1间距的整数倍。 5.一种半导体装置，具备： 在第1方向上延伸的供电用活性区域； 活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并 且成为晶体管的源极或者漏极； 栅极布线，设置在所述供电用活性区域的、所述第2方向上的设有所述活性区域的一 侧，并且。
6、成为晶体管的栅极； 供电用金属布线，设置在所述供电用活性区域的上层上； 电路用金属布线，设置在所述活性区域及栅极布线的上层上； 多个供电用插头，连接所述供电用活性区域与所述供电用金属布线；和 多个布线用插头，连接所述活性区域与所述电路用金属布线或者连接所述栅极布线与 所述电路用金属布线， 所述多个供电用插头包括： 在所述第1方向上配置成一列的多个第1插头；和 从所述活性区域及所述栅极布线观察时在比所述多个第1插头还远的位置上错开配 置的第2插头， 权 利 要 求 书CN 102884617 A 2/3页 3 所述多个布线用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3 插头， 与。
7、至少1个所述第3插头最靠近的所述供电用插头是所述第2插头。 6.根据权利要求5所述的半导体装置，其中， 与至少1个所述第2插头最靠近的所述布线用插头是所述第3插头。 7.根据权利要求5所述的半导体装置，其中， 对于所述供电用活性区域及所述供电用金属布线的宽度而言，设有所述第2插头的部 分比设有所述多个第1插头的部分粗。 8.根据权利要求5所述的半导体装置，其中， 对于所述供电用活性区域及所述供电用金属布线的宽度而言，设有所述多个第1插头 的部分与设有所述第2插头的部分相等。 9.根据权利要求1或5所述的半导体装置，其中， 在所述多个布线用插头中，从每个该布线用插头的中心到最近的所述供电用插头为。
8、止 的距离比相当于该布线用插头的直径的2.5倍的长度还长。 10.根据权利要求1或5所述的半导体装置，其中， 所述第2插头的平面形状是长方形或者椭圆形。 11.根据权利要求1或5所述的半导体装置，其中， 通过所述活性区域、所述栅极布线、及所述电路用金属布线构成触发器电路或者锁存 器电路。 12.一种半导体装置，具备： 在第1方向上延伸的供电用活性区域； 栅极布线，设置在所述供电用金属布线的下层，延伸成从垂直于所述第1方向的第2方 向的一侧向另一侧横切所述供电用金属布线； 供电用活性区域，在所述栅极布线的所述第1方向的至少一侧，设置在所述供电用金 属布线的下层；和 多个供电用插头，连接所述供电用。
9、活性区域与所述供电用金属布线， 所述多个供电用插头包括： 以规定长度的第1间距配置的多个第1插头；和 直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插 头， 与所述栅极布线最近的所述供电用插头是所述第2插头。 13.一种半导体装置，具备： 在第1方向上延伸的供电用活性区域； 活性区域，设置在所述供电用金属布线的下层，形成为从垂直于所述第1方向的第2方 向的一侧向另一侧横切所述供电用金属布线，且对该活性区域供给与由所述供电用金属布 线供给的电源电位不同的电位； 供电用活性区域，在所述活性区域的所述第1方向的至少一侧，被设置在所述供电用 金属布线的下层；和 多个供电用插头，。
10、连接所述供电用活性区域与所述供电用金属布线， 权 利 要 求 书CN 102884617 A 3/3页 4 所述多个供电用插头包括： 以规定长度的第1间距配置的多个第1插头；和 直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插 头， 与所述活性区域最靠近的所述供电用插头是所述第2插头。 权 利 要 求 书CN 102884617 A 1/11页 5 半导体装置 技术领域 0001 本发明涉及半导体装置的布局，尤其涉及可有效兼顾半导体装置的微细化和高速 化的技术。 背景技术 0002 以往在半导体装置中，通过自由地对具有各种宽度和长度的晶体管进行配置布 线，来实现具有期望。
11、的功能的各种电路单位。将该电路单位称作单元。并且，通过组合该单 元来进行配置布线，从而实现大规模集成电路装置(LSI：Large Scale Integration)。 0003 近几年，伴随着用于削减芯片成本的单元的小面积化，不仅要求减小在单元内配 置的晶体管和布线的尺寸，而且还要求在单元内无浪费地配置晶体管和布线。其结果，特别 是在触发电路或锁存电路等复杂的单元中，在布局上存在如下的问题。 0004 图11是以小面积实现锁存电路单元的布局俯视图。在图11中，配置由形成了栅 极布线Gn(n是整数，以下相同)及源极/漏极的活性区域Dn构成的晶体管Tn，在其上层形 成用于连接这些晶体管Tn的金属。
12、布线Mn。用于供给各晶体管Tn的源极电位的供电用活 性区域DV0DV1及供电用金属布线MV0MV1在单元的上下端延伸至附图的横向上。此 外，形成有连接栅极布线Gn或者活性区域Dn与金属布线Mn的布线用插头Pn、及连接活性 区域DV0DV1与金属布线MV0MV1的供电用插头PVn。为了抑制晶体管Tn的源极电位 下降，通常以等间隔配置多个供电用插头PVn。即，供电用插头PVn的中心位于具有规定长 度的间距S0的栅格线Ln上。由此，在上下左右相邻地配置多个以栅格的整数倍定义横向 宽度的单元时，能够配置成使各单元的供电用插头彼此重叠，因此在不会彼此阻碍的情况 下能够细密地配置供电用插头。 0005 在。
13、此，在栅极布线Gn的电位与晶体管Tn的源极电位大不相同的情况下，在供电用 活性区域DV0DV1或者供电用金属布线MV0MV1中产生的噪声影响栅极布线Gn，会引 起晶体管的误动作。为了防止这种情况，布线用插头Pn与供电用插头PVn之间的间隔需要 设为供电用插头PVn彼此之间的间隔以上。例如，在图11的情况下，需要分别增大布线用 插头P14与供电用插头PV6、PV7之间的间隔、布线用插头P24与供电用插头PV10、PV11之 间的间隔、布线用插头P15与供电用插头PV21、PV22之间的间隔、布线用插头P20与供电用 插头PV23、PV24之间的间隔。此外，即使在栅极布线Gn的电位与晶体管Tn的源。
14、极电位相 差并不是很大的情况下，由于设计规则和制造工艺的观点，需要使布线用插头Pn与供电用 插头PVn之间的间隔增大某一程度。但是，为此需要使单元在上下方向上伸长，其结果会增 大单元面积。 0006 作为解决该问题的方法，在专利文献1中，省略了供电用插头PVn的一部分。例 如，在图12的例子中，省略了图11中的供电用插头PV6、PV7、PV10、PV11、PV21PV24。由 此，维持单元的小面积布局的同时，能够充分增大布线用插头Pn与供电用插头PVn之间的 间隔，能够使电路动作稳定。此外，供电用金属布线MV0MV1的电阻通常比供电用活性区 域DV0DV1的电阻低，因此实质的源极电位下降是在直。
15、到离晶体管最近的供电用插头为 说 明 书CN 102884617 A 2/11页 6 止的供电用活性区域内产生。若该供电用活性区域较短，换言之，若晶体管与供电用插头靠 近，则源极电位下降并不会成为问题。例如，通过配置供电用插头PV9，从而晶体管T12、T14 的源极电位的降低不太会成为问题。 0007 在先技术文献 0008 专利文献 0009 专利文献1：特开2010-067799号公报 发明内容 0010 (发明想要解决的课题) 0011 但是，例如，在上下方向上将单元彼此相邻配置的半导体装置的构成中，当应用了 上述的专利文献1的方法时，会过多地省略供电用插头，因此有可能会显著地表现出晶体。
16、 管的源极电位的降低。 0012 图13表示在上下方向上相邻地配置了如图11的单元的半导体装置的构成中应用 了专利文献1的方法的情况。在图13的构成中，在供电用活性区域DV0及供电用金属布线 MV0中，省略了栅格线L6L13上的供电用插头PV6PV13的全部。由此，确实将布线用 插头Pn与供电用插头PVn之间的间隔确保得较大，维持了半导体装置的动作稳定性。但 是，对于一部分晶体管而言，由于供电用插头离得较远，源极电位会降低很多。例如，若关注 晶体管T12、T14，则最近的供电用插头成为离得较远的PV5、PV14，因此源极电位降低很多。 其结果，晶体管的电流驱动能力降低，以至于会产生导致半导体装。
17、置的动作速度的降低的 问题。 0013 此外，在近几年的半导体装置中，有时利用相邻的2个标准单元列构成一个标准 单元，在这种构成中，大多情况下栅极布线和活性区域会横切配置在标准单元列间的供电 用金属布线。此时，若横切供电用金属布线的栅极布线和活性区域与供电用插头过度地靠 近，则产生两者短路等形成不良的可能性很高。作为其对策，考虑到省略与横切供电用金属 布线的栅极布线和活性区域靠近的栅格线上的供电用插头，但是此时，如上所述，会降低晶 体管的源极电位，因此并不优选。 0014 本发明的目的在于在半导体装置中提供一种不会带来晶体管的电流驱动能力的 降低引起的动作速度降低、和面积的增加，且可充分确保布。
18、线用插头与供电用插头之间的 间隔来维持动作稳定性的布局结构。 0015 此外，本发明的目的在于在半导体装置中提供一种不会带来晶体管的电流驱动能 力的降低引起的动作速度降低、和面积的增加，且可充分确保横切供电用金属布线的栅极 布线和活性区域与供电用插头之间的间隔来维持动作稳定性的布局结构。 0016 (用于解决课题的方法) 0017 在本发明的第1方式中，作为半导体装置，具备：在第1方向上延伸的供电用活性 区域；活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并 且成为晶体管的源极或者漏极；栅极布线，设置在所述供电用活性区域的、所述第2方向上 的设有所述活性区域的一侧，。
19、成为晶体管的栅极；供电用金属布线，设置在所述供电用活性 区域的上层上；电路用金属布线，设置在所述活性区域及栅极布线的上层上；多个供电用 插头，连接所述供电用活性区域与所述供电用金属布线；和多个布线用插头，连接所述活性 说 明 书CN 102884617 A 3/11页 7 区域与所述电路用金属布线，或者连接所述栅极布线与所述电路用金属布线，所述多个供 电用插头包括：以规定长度的第1间距配置的多个第1插头；和直到最近的所述第1插头为 止的中心间距离不同于所述第1间距的整数倍的第2插头，所述多个布线用插头包括与所 述供电用活性区域及所述供电用金属布线最靠近的第3插头，与至少1个所述第3插头最 靠近。
20、的所述供电用插头是所述第2插头。 0018 根据该方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括以规 定长度间距配置的多个插头(第1插头)、和直到最近的第1插头为止的中心间距离不同于 规定长度间距的整数倍的、所谓错开间距配置的插头(第2插头)。并且，若从与供电用活 性区域及供电用金属布线最靠近的布线用插头(第3插头)观察，则最近的供电用插头不 是以规定长度间距配置的第1插头，而是错开间距配置的第2插头。即，在靠近布线用插头 的位置上，不是省略供电用插头，而是错开间距、换言之在供电用活性区域延伸的第1方向 上错开位置来配置。因此，不会导致晶体管的源极电位降低，能够充分确保布线用插头。
21、与供 电用插头之间的间隔。并且，也不需要使半导体装置在与第1方向正交的第2方向上伸长。 0019 在本发明的第2方式中，作为半导体装置，具备：在第1方向上延伸的供电用活性 区域；活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并 且成为晶体管的源极或者漏极；栅极布线，设置在所述供电用活性区域的、所述第2方向上 的设有所述活性区域的一侧，成为晶体管的栅极；供电用金属布线，设置在所述供电用活性 区域的上层上；电路用金属布线，设置在所述活性区域及栅极布线的上层上；多个供电用 插头，连接所述供电用活性区域与所述供电用金属布线；和多个布线用插头，连接所述活性 区域与所述电路用金。
22、属布线，或者连接所述栅极布线与所述电路用金属布线，所述多个供 电用插头包括：在所述第1方向上配置成一列的多个第1插头；和从所述活性区域及所述 栅极布线观察时在比所述多个第1插头还远的位置上错开配置的第2插头，所述多个布线 用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3插头，与至少1个 所述第3插头最靠近的所述供电用插头是所述第2插头。 0020 根据方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括在供电 用活性区域延伸的第1方向上配置成一列的多个插头(第1插头)、和从活性区域及栅极布 线观察时在比第1插头还远的位置上错开配置的插头(第2插头)。并且，若从与供电用 活。
23、性区域及供电用金属布线最近的布线用插头(第3插头)观察，则最近的供电用插头不 是配置成一列的第1插头，而是在较远的位置上错开配置的第2插头。即，在靠近布线用插 头的位置上，并不是省略供电用插头，而是将位置错开得较远来进行配置。因此，不会导致 晶体管的源极电位降低，能够充分确保布线用插头与供电用插头的间隔。并且，在错开供电 用插头的一侧存在空闲区域的情况下，不需要使半导体装置在与供电用活性区域延伸的第 1方向正交的第2方向上伸长。 0021 在本发明的第3方式中，作为半导体装置，具备：在第1方向上延伸的供电用活性 区域；栅极布线，设置在所述供电用金属布线的下层，延伸成从垂直于所述第1方向的第2 。
24、方向的一侧向另一侧横切所述供电用金属布线；供电用活性区域，在所述栅极布线的所述 第1方向的至少一侧，设置在所述供电用金属布线的下层；多个供电用插头，连接所述供电 用活性区域与所述供电用金属布线，所述多个供电用插头包括：以规定长度的第1间距配 置的多个第1插头；直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整 说 明 书CN 102884617 A 4/11页 8 数倍的第2插头，与所述栅极布线最近的所述供电用插头是所述第2插头。 0022 根据该方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括以规 定长度间距配置的多个插头(第1插头)、和直到最近的第1插头为止的中心间距。
25、离不同于 规定长度间距的整数倍的所谓错开间距配置的插头(第2插头)。并且，若从横切供电用 金属布线的方式延伸的栅极布线观察，则最近的供电用插头不是以规定长度间距配置的第 1插头，而是错开间距配置的第2插头。即，在与横切供电用金属布线的栅极布线靠近的位 置上，不是省略供电用插头，而是错开间距、换言之在供电用金属布线延伸的第1方向上错 开位置来进行配置。因此，不会导致晶体管的源极电位降低，能够充分确保横切供电用金属 布线的方式延伸的栅极布线与供电用插头之间的间隔。 0023 在本发明的第4方式中，作为半导体装置，在第1方向上延伸的供电用活性区域； 活性区域，设置在所述供电用金属布线的下层，形成为从。
26、垂直于所述第1方向的第2方向的 一侧向另一侧横切所述供电用金属布线，且对该活性区域供给与由所述供电用金属布线供 给的电源电位不同的电位；供电用活性区域，在所述活性区域的所述第1方向的至少一侧， 被设置在所述供电用金属布线的下层；和多个供电用插头，连接所述供电用活性区域与所 述供电用金属布线，所述多个供电用插头包括：以规定长度的第1间距配置的多个第1插 头；直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插头， 与所述活性区域最靠近的所述供电用插头是所述第2插头。 0024 根据该方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括以规 定长度间距配置的多个插头(第。
27、1插头)、和直到最近的第1插头为止的中心间距离不同于 规定长度间距的整数倍的所谓错开间距配置的插头(第2插头)。并且，若从横切供电用 金属布线的方式延伸的活性区域观察，则最近的供电用插头不是以规定长度间距配置的第 1插头，而是错开间距配置的第2插头。即，在与横切供电用金属布线的活性区域靠近的位 置上，不是省略供电用插头，而是错开间距、换言之在供电用金属布线延伸的第1方向上错 开位置来进行配置。因此，不会导致晶体管的源极电位降低，能够充分确保横切供电用金属 布线的方式延伸的活性区域与供电用插头之间的间隔。 0025 (发明效果) 0026 根据本发明，在供电用活性区域及与供电用金属布线的布线用插。
28、头靠近的部位， 错开位置来配置供电用插头，因此能够以小面积充分确保布线用插头与供电用插头之间的 间隔来维持动作稳定性的同时，能够抑制晶体管的源极电位下降，并且能够抑制因晶体管 的电流驱动能力的降低而引起的动作速度降低。 0027 此外，根据本发明，在与横切供电用金属布线的栅极布线和活性区域靠近的部位， 由于错开位置来配置供电用插头，因此能够以小面积充分确保横切供电用金属布线的栅极 布线和活性区域与供电用插头之间的间隔来维持动作稳定性的同时，能够抑制晶体管的源 极电位下降，并且能够抑制因晶体管的电流驱动能力的降低而引起的动作速度降低。 附图说明 0028 图1是实施方式1所涉及的半导体装置的布局。
29、图案的例子。 0029 图2是在图1中省略了金属布线的图。 0030 图3是在图1中省略了活性区域及栅极布线的图。 说 明 书CN 102884617 A 5/11页 9 0031 图4是实施方式1所涉及的半导体装置的布局图案的其他例。 0032 图5是实施方式1所涉及的半导体装置的布局图案的其他例。 0033 图6是实施方式2所涉及的半导体装置的布局图案的例子。 0034 图7是施方式2所涉及的半导体装置的布局图案的例子。 0035 图8是实施方式3所涉及的半导体装置的布局图案的例子。 0036 图9是实施方式4所涉及的半导体装置的布局图案的例子。 0037 图10是实施方式5所涉及的半导体。
30、装置的布局图案的例子。 0038 图11是锁存电路单元的布局俯视图。 0039 图12是在图11的布局中应用了现有技术的方法的例子。 0040 图13是现有技术中的半导体装置的布局图案的例子。 具体实施方式 0041 以下，参照附图，详细说明本发明的实施方式。 0042 (实施方式1) 0043 图1是表示实施方式1所涉及的半导体装置的布局图案的一例的俯视图。在图1 中，作为半导体装置的要部，表示了相邻的2个标准单元的边界附近。在图1中，例如表示 了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活 性区域与金属布线的插头。另外，图2及图3是为了便于观察图1而示。
31、出的附图，图2在图 1中省略了金属布线，仅图示了栅极布线、活性区域及插头，图3在图1中省略了活性区域及 栅极布线，仅图示了金属布线及插头。 0044 在图1中，DV0DV2是用于供给各晶体管的源极电位的供电用活性区域，在单元 的上下端在附图的横向(第1方向)上延伸。在供电用活性区域DV0DV2的上层分别设 有供电用金属布线MV0MV2。供电用活性区域DV0和供电用金属布线MV0是通过在其间 形成的多个供电用插头PV2PV5、PV14、PVX0PVX2而电连接的。同样地，供电用活性区 域DV1和供电用金属布线MV1是通过在其间形成的多个供电用插头PV17PV20、PV25 PV29而电连接的，供。
32、电用活性区域DV2和供电用金属布线MV2是通过在其间形成的多个供 电用插头PV30PV35、PV40PV42而电连接的。 0045 在供电用活性区域DV0、DV1之间设有成为晶体管的源极或者漏极的活性区域 D0D9、和成为晶体管的栅极的栅极布线G2G10，以形成晶体管T2T19。同样地，在 供电用活性区域DV0、DV2之间设有成为晶体管的源极或者漏极的活性区域D10D19、和成 为晶体管的栅极的栅极布线G11G20，以形成晶体管T20T37。例如，在半导体基板的 主面上形成被称为STI(Shallow Trench Isolation)或者SGI(Shallow GrooveIsolation。
33、) 的浅沟型分离区域，从而规定活性区域。栅极布线例如由多晶硅膜形成，在半导体基板的主 面上隔着由薄的氧化硅膜等形成的栅极绝缘膜而被图案化。 0046 在供电用活性区域DV0、DV1之间，在活性区域D0D9及栅极布线G2G10的 上层设有电路用金属布线M0M12，将多个布线用插头P4P34设置成电连接活性区域 D0D9及栅极布线G2G10与电路用金属布线M0M12。同样地，在供电用活性区域 DV0、DV2之间，在活性区域D10D19及栅极布线G11G20的上层设有电路用金属布线 M13M23，将多个布线用插头P35P64设置成电连接活性区域D10D19及栅极布线 说 明 书CN 10288461。
34、7 A 6/11页 10 G11G20与电路用金属布线M13M23。通过利用电路用金属布线电连接的活性区域及 栅极布线，实现例如触发电路或锁存电路这样的电路功能。 0047 为了抑制晶体管的源极电位下降，通常以规定长度的间距配置多个电连接供电用 活性区域与供电用金属布线的供电用插头。在图1中基本上在恒定间隔S0的栅格线L2 L14上配置了供电用插头PVn(n是整数)。其中，为了避免在供电用活性区域或者供电用金 属布线中产生的噪声影响栅极布线，与上述的专利文献1相同，省略一部分栅格线上的供 电用插头。例如，在供电用活性区域DV0及供电用金属布线MV0中，省略了栅格线L6L13 上的供电用插头。这。
35、是为了充分确保布线用插头P14、P24、P50、P59与供电用插头之间的 间隔，由此维持晶体管动作的稳定性。 0048 但是，在仅仅是简单地省略了栅格线L613上的供电用插头的情况下，对于例如 晶体管T12、T14而言，最近的供电用插头成为最远的PV5、PV14。如在课题一项中记载的， 在供电用插头离晶体管较远时，可大幅降低晶体管的源极电位，其结果，晶体管的电流驱动 能力降低，而且半导体装置的动作速度会降低。 0049 因此，在本实施方式中，在省略了栅格线L6L13上的供电用插头的范围内，在栅 格线间的、离布线用插头P14、P24、P50、P59充分远的位置上设有供电用插头PVX0PVX2。 。
36、由此，例如晶体管T12中，最近的供电用插头成为处于最近侧的PVX1，可大幅抑制源极电位 降低。另外，在实际的半导体装置中，例如从各布线用插头的中心至最近的供电用插头的距 离优选比相当于该布线用插头的直径的2.5倍的长度还长。 0050 即，在本实施方式的构成中，连接供电用活性区域DV0与供电用金属布线MV0的供 电用插头包括以规定长度的第1间距S0配置的多个第1插头PV2PV5、和直到最近的第 1插头PV5为止的中心间距离不同于第1间距S0的整数倍的第2插头PVX0PVX2。并 且，在关注供电用活性区域DV0及供电用金属布线MV0的上侧区域的情况下，最靠近供电用 活性区域DV0及供电用金属布线。
37、MV0的布线用插头是第3插头P50、P59。与第3插头P50 最近的供电用插头是第2插头PVX0(或者PVX1)，与第3插头P59最近的供电用插头是第2 插头PVX2。换言之，从离供电用活性区域DV0及供电用金属布线MV0最近的布线用插头、 即第3插头观察时，省略了原来处于就近的栅格线上的供电用插头，取而代之，在栅格线间 配置的第2插头成为最近的供电用插头。即，在靠近布线用插头的位置，并不是省略供电 用插头，而是错开间距，换言之，在供电用活性区域延伸的方向上错开位置来配置供电用插 头。由此，避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，能够抑 制晶体管的源极电位降低。而且，不。
38、需要使半导体装置在附图上下方向上伸长，也不需要增 加面积。 0051 另外，在图1中，与第3插头P50、P59最靠近的供电用插头都是第2插头，但是只 要与至少一个第3插头最靠近的供电用插头为第2插头即可。 0052 此外，若从供电用插头中的第2插头观察，则最靠近的布线用插头成为第3插头。 例如，与第2插头PVX0最靠近的布线用插头是第3插头P50，与第2插头PVX2最靠近的布 线用插头是第3插头P59。另外，只要与至少一个第2插头最靠近的布线用插头为第3插头 即可。 0053 此外，在图1的构成中，第2插头PVX0PVX2彼此的中心间距离为第1间距S0的 整数倍(在图1中是2倍)。这是因为：在。
39、栅格线间的大致中央分别配置了第2插头PVX0 说 明 书CN 102884617 A 10 7/11页 11 PVX2。但是，第2插头PVX0PVX2的配置位置并不限于栅格线间的中央。 0054 图4是表示本实施方式所涉及的半导体装置的布局图案的其他例的俯视图。图4 的构成大致与图1相同，将相邻的2个标准单元的边界附近表示成半导体装置的要部，表示 了构成晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金 属布线的插头。 0055 图4与图1的不同点在于，对于连接供电用活性区域DV0与供电用金属布线MV0 的供电用插头而言，省略了栅格线L5上的供电用插头PV5，取而代之在栅。
40、格线L5、L6间设置 了供电用插头PVX3。即，在图4的构成中，连接供电用活性区域DV0与供电用金属布线MV0 的供电用插头包括以规定长度的第1间距S0配置的多个第1插头PV2PV4、和直到最近 的第1插头PV4为止的中心间距离不同于第1间距S0的整数倍的第2插头PVX0PVX3。 0056 即，在图4的构成中，也与图1的构成相同，若从与供电用活性区域DV0及供电用 金属布线MV0最靠近的布线用插头、即第3插头观察，则省略了处于就近的栅格线上的供电 用插头，取而代之在栅格线间配置的第2插头成为最近的供电用插头。由此，避免在供电用 活性区域或者供电用金属布线中产生的噪声影响栅极布线，并且能够抑制。
41、晶体管的源极电 位降低。 0057 此外，例如若从晶体管T6、T8、T25观察，则省略第1插头PV5来设置第2插头PVX3， 从而供电用插头变得更近。由此，比图1的构成能够更进一步抑制晶体管T6、T8、T25的源 极电位降低。 0058 图5是表示本实施方式所涉及的半导体装置的布局图案的其他例的俯视图。图5 的构成与图1及图4大致相同，表示相邻的2个标准单元的边界附近作为半导体装置的要 部，表示了构成晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区 域与金属布线的插头。 0059 图5与图4的不同点在于，在连接供电用活性区域DV0与供电用金属布线MV0的 供电用插头中，第2插。
42、头PVX0PVX2的平面形状成为长方形。由此，能够比图4的构成更 进一步抑制晶体管的源极电位降低。该第2插头PVX0PVX2的长方形形状的尺寸优选在 不产生噪声的影响的范围内设为最大。例如，设纵横比为12。 0060 另外，在实际的制造工序中，有时第2插头PVX0PVX2的长方形形状的角度会有 倒角，成为椭圆形。 0061 (实施方式2) 0062 图6是表示实施方式2所涉及的半导体装置的布局图案的一例的俯视图。在图6 中，与图1相同，表示相邻的2个标准单元的边界附近作为半导体装置的要部，例如表示了 构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性 区域与金。
43、属布线的插头。对与图1相同的构成要素赋予与图1相同的符号，在此省略其详 细的说明。 0063 图6与图1的不同点在于，供电用活性区域DV0、DV1及供电用金属布线MV0、MV1 的平面形状与供电用插头的配置位置。在图6中，基本上在恒定间隔S0的栅格线L2L14 上配置了供电用插头PVn。其中，为了避免在供电用活性区域或者供电用金属布线中产生的 噪声影响栅极布线，与上述的专利文献1相同，部分省略栅格线上的供电用插头。并且，在 远离布线用插头的位置上错开配置一部分供电用插头。 说 明 书CN 102884617 A 11 8/11页 12 0064 例如，在供电用活性区域DV0及供电用金属布线MV。
44、0中，省略了栅格线L6L13 上的供电用插头。并且，在栅格线L10、L11上，在远离布线用插头P24的位置上错开配置供 电用插头PVY0、PVY1，在栅格线L12，L13上，在远离布线用插头P59的位置上错开配置供电 用插头PVY2、PVY3。此外，在供电用活性区域DV1及供电用金属布线MV1中，在栅格线L6 L9上，在远离布线用插头P15、P20的位置上错开配置供电用插头PVY4PVY7。另外，对于 供电用活性区域DV0、DV1及供电用金属布线MV0、MV1的宽度而言，设有错开配置的供电用 插头PVY0PVY7的部分比设有其他供电用插头PVn的部分粗。例如，供电用活性区域DV1 及供电用金属。
45、布线MV1中，设有供电用插头PVY4PVY7的部分向单元外区域鼓起。 0065 如在第1实施方式中所述的，在仅仅简单省略了栅格线L613上的供电用插头 的情况下，例如对于晶体管T12、T14而言，最近的供电用插头为最远的PV5、PV14。如课题 一项所述，在供电用插头离晶体管较远时，晶体管的源极电位降低很多，其结果，晶体管的 电流驱动能力降低，而且半导体装置的动作速度会降低。 0066 因此，在本实施方式中，在省略了栅格线L613上的供电用插头的范围内，在部 分栅格线L10L13上，在向远离布线用插头P24、P59的一方错开的位置上，设置供电用插 头PVY0PVY3。由此，例如，对于晶体管T1。
46、2而言，最近的供电用插头为就近侧的PVY0，大 幅抑制源极电位降低。另外，在实际的半导体装置中，例如，优选从各布线用插头的中心到 最近的供电用插头为止的距离比相当于该布线用插头的直径的2.5倍的长度还长。 0067 即，在本实施方式的构成中，连接供电用活性区域DV0与供电用金属布线MV0的供 电用插头包括在附图的横向(第1方向)上配置成一列的多个第1插头PV2PV5、和在附 图的纵向(第2方向)上与多个第1插头PV2PV5错开配置的第2插头PVY0PVY3。在 关注供电用活性区域DV0及供电用金属布线MV0的上侧区域的情况下，与供电用活性区域 DV0及供电用金属布线MV0最近的布线用插头是第3。
47、插头P50、P59。第3插头P59与最近 的供电用插头为从上侧区域的活性区域及栅极布线观察时在较远的位置上错开配置的第2 插头PVY2、PVY3。此外，在关注供电用活性区域DV0及供电用金属布线MV0的下侧区域的 情况下，与供电用活性区域DV0及供电用金属布线MV0最近的布线用插头是第3插头P14、 P24。与第3插头P24最近的供电用插头为从下侧区域的活性区域及栅极布线观察时在较 远的位置上错开配置的第2插头PV Y0、PV Y1。 0068 换言之，从与供电用活性区域DV0及供电用金属布线MV0最近的布线用插头、即第 3插头观察时，位于就近的栅格线上的供电用插头在较远方错开配置。由此，能够。
48、在从布线 用插头充分远离的状态下配置足够数量的供电用插头，因此能够避免在供电用活性区域或 者供电用金属布线中产生的噪声影响栅极布线，并且抑制晶体管的源极电位降低。并且，在 错开供电用插头的一侧存在空闲区域的情况、或向单元外区域错开供电用插头的情况下， 不需要使半导体装置向附图上下方向伸长，不会增加面积。 0069 此外，从供电用插头中的第2插头观察时，最近的布线用插头为第3插头。例如， 向上侧错开配置的第2插头PVY0、PVY1在下侧区域最近的布线用插头为第3插头P24，向 下侧错开配置的PVY2、PVY3在上侧区域最近的布线用插头为第3插头P59。另外，只要与 至少1个第2插头最近的布线用插。
49、头为第3插头即可。 0070 图7是表示本实施方式所涉及的半导体装置的布局图案的其他例的俯视图。在图 7中，与图1相同，表示相邻的2个标准单元的边界附近作为半导体装置的要部，例如，表示 说 明 书CN 102884617 A 12 9/11页 13 了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活 性区域和金属布线的插头。 0071 在图7中，也与图6相同，在供电用活性区域DV0及供电用金属布线MV0的部分 栅格线上，在从其他供电用插头PVn错开的位置上设有供电用插头PVY0PVY7。其中，对 于供电用活性区域DV0及供电用金属布线MV0的宽度而言，在设有错开配置的供电用插头 PVY0PVY7的部分、和设有其他供电用插头PVn的部分中相等。 0072 在图7的构成中，能够在充分远离了布线用插头的状态下配置足够数量的供电用。