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1、(10)申请公布号 CN 102956520 A (43)申请公布日 2013.03.06 C N 1 0 2 9 5 6 5 2 0 A *CN102956520A* (21)申请号 201110372934.4 (22)申请日 2011.11.08 100130478 2011.08.25 TW H01L 21/66(2006.01) (71)申请人南茂科技股份有限公司 地址中国台湾新竹科学工业园区新竹县研 发一路一号 (72)发明人易继铭 刘安鸿 黄祥铭 李宜璋 (74)专利代理机构上海专利商标事务所有限公 司 31100 代理人陈亮 (54) 发明名称 半导体组件堆栈结构测试方法 (5。
2、7) 摘要 本发明提供一种半导体组件堆栈结构测试方 法。此方法包含的步骤有：提供有多个测试接点 的测试底板与探针卡、提供设置于测试底板上的 基板及和多个半导体组件、自前述多个半导体组 件中取出一个半导体组件，固接于基板上，使其与 基板电性连接，接着继续取出另一个半导体组件， 固接于前一个半导体组件之上，并使后取出的半 导体组件的与前一个半导体组件电性连接、再将 探针卡接触后取出的半导体组件进行电性测试， 重复堆栈固接半导体组件及电性测试的步骤，直 至所有半导体组件全部测试完毕，藉此可确保半 导体组件间的电性连接的稳定性。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书6页 。
3、附图12页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 12 页 1/2页 2 1.一种半导体组件堆栈结构测试方法，包含下列步骤： (a)提供一测试底板与一探针卡，所述测试底板包含多个测试接点，所述探针卡包含多 个探针，所述测试底板与所述探针卡分别连接至一测试装置，以供发送及接收测试讯号； (b)提供一基板，所述基板设置于所述测试底板上，且所述基板包含有多个第一接触点 及第二接触点，所述多个第一接触点与所述多个第二接触点相应电性导通，所述多个第一 接触点与所述测试底板的所述多个测试接点电性连接； (c)提供多个半导体组件，各半导体组件具。
4、有多个第一电性接点及多个第二电性接点， 且所述多个第一电性接点与所述多个第二电性接点为对应电性导通，自所述多个半导体组 件中取出一个半导体组件，将所述半导体组件固接于所述基板上，使所述半导体组件的所 述多个第一电性接点与所述基板的所述多个第二接触点电性连接； (d)继续自所述多个半导体组件中取出另一个半导体组件，固接于前一个半导体组件 上，并使后取出的半导体组件的多个第一电性接点与前一个半导体组件的第二电性接点电 性连接； (e)将所述探针卡的多个探针接触后取出的半导体组件的多个第二电性接点，藉以对 后取出的半导体组件进行电性测试；以及 (f)重复步骤(d)及步骤(e)，直至所述多个半导体组件。
5、全部测试完毕。 2.根据权利要求1所述的半导体组件堆栈结构测试方法，其特征在于，进一步包含：在 步骤(b)之后，将所述探针卡的所述多个探针接触所述基板的所述多个第二接触点，藉以 对所述基板进行电性测试。 3.根据权利要求1所述的半导体组件堆栈结构测试方法，其特征在于，进一步包含：在 步骤(d)之前，将所述探针卡的所述多个探针接触所述基板上的所述半导体组件的所述多 个第二电性接点，藉以对所述半导体组件进行电性测试。 4.根据权利要求1所述的半导体组件堆栈结构测试方法，其特征在于，各半导体组件 的所述多个第一电性接点与所述多个第二电性接点是藉由直通硅穿孔电极对应连接导通。 5.根据权利要求1所述的。
6、半导体组件堆栈结构测试方法，其特征在于，所述测试底板 的所述多个测试接点为全部导通。 6.根据权利要求5所述的半导体组件堆栈结构测试方法，其特征在于，所述测试底板 的电位为零参考电位。 7.根据权利要求1所述的半导体组件堆栈结构测试方法，其特征在于，所述测试底板 的所述多个测试接点为各自电性独立。 8.一种半导体组件堆栈结构测试方法，包含下列步骤： (a)提供一测试底板与一探针卡，所述测试底板包含多个测试接点，所述探针卡包含多 个探针，所述测试底板与所述探针卡分别连接至一测试装置，以供发送及接收测试讯号； (b)提供一基板，所述基板包含有多个第一接触点及第二接触点，所述多个第一接触 点与所述多。
7、个第二接触点相应电性导通，其中所述等第一接触点用以供所述探针卡进行探 触； (c)提供多个半导体组件，各半导体组件具有多个第一电性接点及多个第二电性接点， 且所述多个第一电性接点与所述多个第二电性接点为对应电性导通，自所述多个半导体组 件中取出一个半导体组件，将所述半导体组件固接于所述基板上，使所述半导体组件的所 权 利 要 求 书CN 102956520 A 2/2页 3 述多个第一电性接点与所述基板的所述多个第二接触点电性连接； (d)继续自所述多个半导体组件中取出另一个半导体组件，固接于前一个半导体组件 上，并使后取出的半导体组件的多个第一电性接点与前一个半导体组件的第二电性接点电 性连。
8、接； (e)将所述后取出的半导体组件的所述多个第二电性接点与所述测试底板的所述多 个测试接点电性连接，并将所述探针卡的所述多个探针接触所述基板的所述多个第一接触 点，藉以对后取出的半导体组件进行电性测试；以及 (f)重复步骤(d)及步骤(e)，直至所述多个半导体组件全部测试完毕。 9.根据权利要求8所述的半导体组件堆栈结构测试方法，其特征在于，进一步包含：在 步骤(d)之前，将所述半导体组件的所述多个第二电性接点与所述测试底板的所述多个测 试接点电性连接，并将所述探针卡的所述多个探针接触所述基板的所述多个第一接触点， 藉以对所述半导体组件进行电性测试。 10.根据权利要求8所述的半导体组件堆栈。
9、结构测试方法，其特征在于，各半导体组件 的所述多个第一电性接点与所述多个第二电性接点是藉由直通硅穿孔电极对应连接导通。 11.根据权利要求8所述的半导体组件堆栈结构测试方法，其特征在于，所述测试底板 的所述多个测试接点为全部导通。 12.根据权利要求8所述的半导体组件堆栈结构测试方法，其特征在于，所述测试底板 的所述多个测试接点为各自电性独立。 权 利 要 求 书CN 102956520 A 1/6页 4 半导体组件堆栈结构测试方法 技术领域 0001 本发明有关于一种半导体组件堆栈结构测试方法，尤其是指一种用于直通硅穿孔 (TSV)式半导体组件堆栈结构的测试方法。 背景技术 0002 现代科。
10、技产品中半导体组件的应用相当广泛，尤其是通讯、计算机、网络相关等电 子设备中，半导体组件(例如：芯片或晶圆)的存在是不可或缺的，而随着市场对这些电子 产品的需求日益增加，如何快速、有效率的改良半导体组件生产工艺并提供足够供应市场 需求的芯片是半导体厂商努力的目标。在半导体组件生产工艺中，为了确保所生产的半导 体组件能正常使用，并进一步淘汰有问题的不良半导体组件，所以会在工艺中对半导体组 件进行检测的动作，以确保半导体组件的良率。 0003 而现在一般半导体组件堆栈结构的生产工艺中，半导体组件在进行堆栈加工之 前，会先测试各个半导体组件，确认所测试半导体组件的功能无误后，再加以堆栈加工，待 所有。
11、半导体组件堆栈完毕后，再针对最终的堆栈结构进行测试，此检测方法虽能确保半导 体组件在堆栈前状态无虞，然而由于现在半导体组件体积日趋缩小，因此半导体组件在堆 栈加工的过程中，很可能因堆栈位置有误或其它种种原因，而造成堆栈后的半导体组件无 法正常使用。同时，若是堆栈过程中有一片半导体组件与其它半导体组件在电性连结上有 问题，则整个半导体组件堆栈结构功能就会受损，甚至可能完全无法使用，这种情形不但降 低最终半导体组件封装结构的良率，更重要的是，虽然整个半导体组件堆栈结构功能无法 正常执行，但仅是其中某一片半导体组件发生电性连接上的问题，而其它半导体组件在功 能上还是好的，却必须将整个产品以低价出售甚。
12、至直接报废，而使得生产成本大幅增加。所 以如何有效的确保半导体组件在逐一堆栈后还能正常使用，提升电子产品的良率以及减少 正常半导体组件被归为废品的浪费，成为相关业界一直关注的议题。 0004 有鉴于此，如何针对上述习知半导体组件堆栈结构生产工艺中测试所存在的缺点 进行研发改良，让使用者能够更方便使用且制作成本降到最低，实为相关业界所需努力研 发的目标。 发明内容 0005 为了解决上述现有技术不尽理想之处，本发明提供了一种半导体组件堆栈结构测 试方法。此种半导体组件堆栈结构测试方法包含下列步骤： 0006 (a)提供测试底板与探针卡，测试底板包含多个测试接点，探针卡包含多个探针， 测试底板与探。
13、针卡分别连接至测试装置，以供发送及接收测试讯号； 0007 (b)提供基板，基板设置于测试底板上，且基板包含有多个第一接触点及第二接触 点，多个第一接触点与多个第二接触点相应电性导通，多个第一接触点与测试底板的多个 测试接点电性连接； 0008 (c)提供多个半导体组件，各半导体组件具有多个第一电性接点及多个第二电性 说 明 书CN 102956520 A 2/6页 5 接点，且多个第一电性接点与多个第二电性接点为对应电性导通，自多个半导体组件中取 出一个半导体组件，将半导体组件固接于基板上，使半导体组件的多个第一电性接点与基 板的多个第二接触点电性连接； 0009 (d)继续自多个半导体组件。
14、中取出另一个半导体组件，固接于前一个半导体组件 上，并使后取出的半导体组件的多个第一电性接点与前一个半导体组件的第二电性接点电 性连接； 0010 (e)将探针卡的多个探针接触后取出的半导体组件的多个第二电性接点，藉以对 后取出的半导体组件进行电性测试；以及 0011 (f)重复前两个步骤，直至多个半导体组件全部测试完毕。 0012 所述的半导体组件堆栈结构测试方法，进一步包含在步骤(b)之后，将探针卡的 多个探针接触基板的多个第二接触点，藉以对基板进行电性测试。 0013 所述的半导体组件堆栈结构测试方法，进一步包含在步骤(d)之前，将探针卡的 多个探针接触基板上的半导体组件的多个第二电性接。
15、点，藉以对半导体组件进行电性测 试。 0014 所述的半导体组件堆栈结构测试方法，其中各半导体组件的多个第一电性接点与 多个第二电性接点是藉由直通硅穿孔电极(TSV，Through-Silicon Via)对应连接导通。 0015 所述的半导体组件堆栈结构测试方法，其中测试底板的多个测试接点为全部导 通。 0016 所述的半导体组件堆栈结构测试方法，其中测试底板的电位为零参考电位。 0017 所述的半导体组件堆栈结构测试方法，其中测试底板的多个测试接点为各自电性 独立。 0018 本发明再提供了一种半导体组件堆栈结构测试方法。此种半导体组件堆栈结构测 试方法包含下列步骤： 0019 (a)提供。
16、测试底板与探针卡，测试底板包含多个测试接点，探针卡包含多个探针， 测试底板与探针卡分别连接至测试装置，以供发送及接收测试讯号； 0020 (b)提供基板，基板包含有多个第一接触点及第二接触点，多个第一接触点与多个 第二接触点相应电性导通，其中多个第一接触点用以供探针卡进行探触； 0021 (c)提供多个半导体组件，各半导体组件具有多个第一电性接点及多个第二电性 接点，且多个第一电性接点与多个第二电性接点为对应电性导通，自多个半导体组件中取 出一个半导体组件，将半导体组件固接于基板上，使半导体组件的多个第一电性接点与基 板的多个第二接触点电性连接； 0022 (d)继续自多个半导体组件中取出另一。
17、个半导体组件，固接于前一个半导体组件 上，并使后取出的半导体组件的多个第一电性接点与前一个半导体组件的第二电性接点电 性连接； 0023 (e)将后取出的半导体组件的多个第二电性接点与测试底板的多个测试接点电性 连接，并将探针卡的多个探针接触基板的多个第一接触点，藉以对后取出的半导体组件进 行电性测试；以及 0024 (f)重复前两个步骤，直至多个半导体组件全部测试完毕。 0025 所述的半导体组件堆栈结构测试方法，进一步包含在步骤(d)之前，将半导体组 说 明 书CN 102956520 A 3/6页 6 件的多个第二电性接点与测试底板的多个测试接点电性连接，并将探针卡的多个探针接触 基板的。
18、多个第一接触点，藉以对半导体组件进行电性测试。 0026 所述的半导体组件堆栈结构测试方法，其中各半导体组件的多个第一电性接点与 多个第二电性接点是藉由直通硅穿孔电极(TSV，Through-Silicon Via)对应连接导通。 0027 所述的半导体组件堆栈结构测试方法，其中测试底板的多个测试接点为全部导 通。 0028 所述的半导体组件堆栈结构测试方法，其中测试底板的多个测试接点为各自电性 独立。 0029 因此，本发明的首要目的是提供一种半导体组件堆栈结构测试方法，此种半导体 组件堆栈结构测试方法，在每堆栈一片半导体组件后，即可对堆栈的半导体组件进行电性 测试，藉由此方法可确保半导体组。
19、件在堆栈后能有正常的电性讯号，避免堆栈时半导体组 件受损或半导体组件间彼此接触不良而造成整个半导体组件堆栈结构无法正常传递讯号， 进一步提升最终半导体封装结构的良率，提高生产产能。 0030 本发明次要目的是提供一种半导体组件堆栈结构测试方法，此种半导体组件堆栈 结构测试方法，在每堆栈一片半导体组件后，即可对堆栈的半导体组件进行电性测试，藉由 此方法可确保半导体组件在堆栈后能有正常的电性讯号，如在堆栈半导体组件的过程中， 即发现电性讯号有异，即可立即停止堆栈工艺或进行修复或重工更换，如此便可避免将正 常的半导体组件继续堆栈在有问题的半导体组件堆栈结构上，减少正常半导体组件浪费的 机会，进而节省。
20、生产成本。 0031 本发明的再一目的是提供一种半导体组件堆栈结构测试方法，此种半导体组件堆 栈结构测试方法，在每堆栈一片半导体组件后，即可对堆栈的半导体组件进行测试，此测试 方法简单，无需提供复杂的测试信号，有效率的提升并改良半导体组件堆栈结构的制作流 程。 附图说明 0032 图1是根据本发明提出的第一较佳实施例，为一种半导体组件堆栈结构测试方法 工作流程图。 0033 图2A是根据本发明提出的第一较佳实施例，为一种测试底板与探针卡示意图。 0034 图2B是根据本发明提出的第一较佳实施例，为一种测试底板与基板结合示意图。 0035 图2C是根据本发明提出的第一较佳实施例，为一种半导体组件。
21、示意图。 0036 图2D是根据本发明提出的第一较佳实施例，为一种基板与半导体组件结合测试 示意图。 0037 图2E是根据本发明提出的第一较佳实施例，为一种两层半导体组件堆栈结合测 试示意图。 0038 图2F是根据本发明提出的第一较佳实施例，为一种四层半导体组件堆栈结合测 试示意图。 0039 图2G是根据本发明提出的第一较佳实施例，为一种八层半导体组件堆栈结合测 试示意图。 0040 图3是根据本发明提出的第二较佳实施例，为一种半导体组件堆栈结构测试方法 说 明 书CN 102956520 A 4/6页 7 工作流程图。 0041 图4A是根据本发明提出的第二较佳实施例，为一种半导体组件。
22、与基板结合示意 图。 0042 图4B是根据本发明提出的第二较佳实施例，为一种基板与半导体组件结合测试 示意图。 0043 图4C是根据本发明提出的第二较佳实施例，为一种两层半导体组件堆栈结合测 试示意图。 具体实施方式 0044 由于本发明揭露一种半导体组件堆栈结构测试方法，其中所利用的半导体组件测 试的方式已为相关技术领域具有通常知识者所能明了，故以下文中的说明，不再作完整描 述。同时，以下文中所对照的附图，表达与本发明特征有关的结构示意，并未亦不需要依据 实际尺寸完整绘制，合先叙明。 0045 请参考图1，为本发明第一实施例的半导体组件堆栈结构测试方法流程图： 0046 步骤101：提供。
23、测试底板1与探针卡4，测试底板1包含多个测试接点11，探针卡4 包含多个探针41，测试底板1与探针卡4分别连接至测试装置5，以供发送及接收测试讯号 (如图2A所示)。测试底板1的多个测试接点11可以依照测试上需求，设计为各自电性独 立，或者为彼此电性导通。测试装置5可输出测试讯号至探针卡4或测试底板1，亦可接收 由探针卡4或测试底板1传送回来的测试讯号，以进行电性的判读和分析。 0047 步骤102：提供基板2，此基板2设置于测试底板1上，且基板2包含有多个第一接 触点21及第二接触点22，这些第一接触点21与第二接触点22相应电性导通，这些多个第 一接触点21与测试底板1的多个测试接点11电。
24、性连接(如图2B所示)。 0048 步骤103：提供多个半导体组件3，各半导体组件3具有多个第一电性接点31及多 个第二电性接点32，且多个第一电性接点31与多个第二电性接点32为对应电性导通(如 图2C所示)，自多个半导体组件3中取出一个半导体组件30，固接于基板2上，使半导体组 件30的多个第一电性接点31与基板2的多个第二接触点22电性连接(如图2D所示)。 0049 步骤104：继续自多个半导体组件3中取出另一个半导体组件30，固接于前一个 半导体组件30之上，并使后取出的半导体组件30的多个第一电性接点31与前一个半导 体组件30的第二电性接点32电性连接(如图2E所示)；此时若半导。
25、体组件30与半导体 组件30和基板2间连结确实，将形成一测试回路，以进行相关的电性测试。 0050 步骤105：将探针卡4的多个探针41接触后取出的半导体组件30的多个第二电 性接点32；藉此，可测试后取出的半导体组件30与先取出的半导体组件30和基板2之间 的电性连接状况，同时，亦可得知后取出的半导体组件30所传输的电性讯号是否正常。探 针卡4接收自测试装置5输出的测试讯号，分别通过探针41、半导体组件30、半导体组件 30、基板2至测试底板1，再将测试讯号回传至测试装置5，以判读电性状况。 0051 步骤106：重复步骤104及步骤105(如图2F及图2G所示)，直至所提供的多个半 导体组。
26、件3全部测试完毕；在本步骤中，继续自多个半导体组件3中取出另一个半导体组件 30”，固接于前一个半导体组件30之上，并使后取出的半导体组件30”的多个第一电性接 点31与前一个半导体组件30的第二电性接点32电性连接；将探针卡4的多个探针41接 说 明 书CN 102956520 A 5/6页 8 触后取出的半导体组件30”的多个第二电性接点32，并对后取出的半导体组件30”进行电 性测试，直至多个半导体组件3全部测试完毕。 0052 本发明的第一较佳实施例半导体组件堆栈结构测试方法流程中，可进一步在步骤 102之后，先将探针卡4的多个探针41接触基板2的多个第二接触点22，藉以对基板2进 行。
27、电性测试。另外，可更进一步在步骤104之前，将探针卡4的多个探针41接触基板2上 的半导体组件30的多个第二电性接点32，藉以对半导体组件30进行电性测试。经由以上 重复进行的接合、测试步骤，可确保这些半导体组件之间及半导体组件与基板之间的电性 连接正常无误，避免后续问题的产生，例如电性开路或电性短路(Open/Short)的问题。在 逐步测试的过程中，若有任何一个半导体组件因堆栈位置有误或其它原因损毁时便可立即 发现，并将有问题的半导体组件从堆栈结构中移除，再堆栈另一个半导体组件，以降低堆栈 时因半导体组件受损或接合缺陷而造成整体堆栈封装结构无法如期运作的可能性，增加堆 栈封装的良率。 00。
28、53 请继续参考图3，为本发明第二实施例的半导体组件堆栈结构测试方法流程图： 0054 步骤201：提供测试底板1与探针卡4，测试底板1包含多个测试接点11，探针卡 4包含多个探针41，测试底板1与探针卡4分别连接至测试装置5，以供发送及接收测试讯 号(如图2A所示)。此测试底板1与第一实施例中相同，故在此不再覆述。 0055 步骤202：提供基板2，基板2包含有多个第一接触点21及第二接触点22，多个第 一接触点21与多个第二接触点22相应电性导通，其中多个第一接触点21用以供探针卡4 进行探触(如图4A所示)。 0056 步骤203：提供多个半导体组件3，各半导体组件3具有多个第一电性接点。
29、31及多 个第二电性接点32，且多个第一电性接点31与多个第二电性接点32为对应电性导通，自多 个半导体组件3中取出一个半导体组件30，将半导体组件30固接于基板2上，使半导体组 件30的多个第一电性接点31与基板2的多个第二接触点22电性连接(如图4A所示)。 0057 步骤204：继续自多个半导体组件3中取出另一个半导体组件30，固接于前一个 半导体组件30上，并使后取出的半导体组件30的多个第一电性接点31与前一个半导体 组件30的第二电性接点32电性连接(如图4C所示)。 0058 步骤205：将后取出的半导体组件30的多个第二电性接点32与测试底板1的多 个测试接点11电性连接，并将。
30、探针卡4的多个探针41接触基板2的多个第一接触点21，藉 以对后取出的半导体组件30进行电性测试；意即，在步骤204完成后，由半导体组件30及 30与基板2所组成的堆栈结构被翻转设置于测试底板1上，使后取出的半导体组件30的 第二电性接点32朝向测试底板1并与测试接点11电性接触，此时，基板2的多个第一接触 点21则朝向探针卡4，使探针卡4的探针41可分别电性接触第一接触点21，藉此，可测试 后取出的半导体组件30与先取出的半导体组件30和基板2之间的电性连接状况，同时， 亦可得知后取出的半导体组件30所传输的电性讯号是否正常。探针卡4接收自测试装置 5输出的测试讯号，分别通过探针41、基板2。
31、、半导体组件30、半导体组件30至测试底板1， 再将测试讯号回传至测试装置5，以判读电性状况。待后取出的半导体组件30测试完毕 后，再将整个堆栈结构翻转，以进行接续的半导体组件接合步骤。 0059 步骤206：重复步骤204及步骤205(如图4C所示)，直至所提供的多个半导体组 件3全部测试完毕。 说 明 书CN 102956520 A 6/6页 9 0060 前述本发明的第二较佳实施例的半导体组件堆栈结构测试方法流程中，可进一步 在步骤204之前，将半导体组件30的多个第二电性接点32与测试底板1的多个测试接点 11电性连接，并将探针卡4的多个探针41接触基板2的多个第一接触点21，藉以对半。
32、导体 组件30进行电性测试(如图4B所示)。更具体而言，在步骤203完成后，将已固接的半导 体组件30与基板2翻转设置于测试底板1上，使半导体组件30的第二电性接点32朝向测 试底板1并与测试接点11电性接触，而基板2的多个第一接触点21则朝向探针卡4，使探 针卡4的探针41可分别电性接触第一接触点21，藉此，可测试半导体组件30和基板2之间 的电性连接状况。 0061 前述的半导体组件3为硅穿孔(TSV，Through-Silicon Via)式半导体组件，于 此第二较佳实施例，由于现在技术中硅穿孔式半导体组件的电性接点间距不断缩小(fine pitch)，而探针卡4的探针41间距受制作技术。
33、上的限制，一般探针卡4的探针41可能无法 符合此微小间距的需求，所以提出这种反转测试的方式，配合基板2上的电性接点间距较 半导体组件大，因此改以探针卡4探触基板2上的电性接点，即反转堆栈结构让基板2的第 一接触点21朝向探针卡4而与探针41接触，而半导体组件3的第二电性接点32则与测试 底板1的测试接点11接触，以进行测试流程。 0062 在前述第一及第二较佳实施例中，测试底板1的电位可为零参考电位，且测试底 板1的多个测试接点11可为全部导通(例如：接地)或者也可为彼此各自电性独立，甚至 可为部分测试接点11彼此导通，部分测试接点11各自电性独立等，可由测试方式及目的的 不同进行调整。测试底。
34、板1的种类可以选自印刷电路板、陶瓷基板、可挠性薄膜、弹簧顶针 板(pogo pins)、托座(socket)、半导体晶圆等。再者，探针卡4的种类可以选用悬臂式探 针卡、垂直式探针卡、弹簧顶针式探针卡、微机电探针卡等，或者其它达成同样目的的方式， 依照产品的施工及配合装设需求而改变其构型，不以前述的种类为限。 0063 再者，各半导体组件3的多个第一电性接点31与多个第二电性接点32藉由直通 硅穿孔电极(TSV，Through-Silicon Via)33对应连接导通(如图2C所示)。习知封装工 艺中因微缩和材料的限制，3D堆栈式封装技术已被视为能否以较小尺寸来制造高效能半导 体组件的关键，其中。
35、，TSV式半导体组件是透过垂直导通来整合晶圆/芯片堆栈的方式，达 到半导体组件间的电气互连，此技术能有效降低成本并提高系统的整合度与效能。 0064 因此藉由本发明所提出的半导体组件堆栈结构测试方法，方法简单并可达到提升 半导体组件堆栈结构的良率，提高生产产能的功效，相较于传统的半导体组件堆栈结构测 试方法，由于堆栈过程中无法逐层逐一测试，而易受外力影响而造成半导体组件堆栈时受 损而不自知，进一步使得半导体组件整体功能受损，甚至可能让半导体组件无法正常使用 而降低其使用寿命，因此，本发明不仅能确保半导体组件的正常使用功能，提升堆栈结构良 率，减少可能会造成的成本浪费，提供实行简单方便的检测方法。
36、，并将降低半导体组件损害 的可能，达到降低整体成本且提升产能的效果。 0065 以上所述仅为本发明较佳实施例，并非用以限定本发明申请专利权利；同时以上 的描述对于相关技术领域具有通常知识者应可明了与实施，因此其它未脱离本发明所揭示 的精神下所完成的等效改变或修饰，均应包含于下述的权利要求中。 说 明 书CN 102956520 A 1/12页 10 图1 说 明 书 附 图CN 102956520 A 10 2/12页 11 图2A 说 明 书 附 图CN 102956520 A 11 3/12页 12 图2B 说 明 书 附 图CN 102956520 A 12 4/12页 13 图2C 说。
37、 明 书 附 图CN 102956520 A 13 5/12页 14 图2D 说 明 书 附 图CN 102956520 A 14 6/12页 15 图2E 说 明 书 附 图CN 102956520 A 15 7/12页 16 图2F 说 明 书 附 图CN 102956520 A 16 8/12页 17 图2G 说 明 书 附 图CN 102956520 A 17 9/12页 18 图3 说 明 书 附 图CN 102956520 A 18 10/12页 19 图4A 说 明 书 附 图CN 102956520 A 19 11/12页 20 图4B 说 明 书 附 图CN 102956520 A 20 12/12页 21 图4C 说 明 书 附 图CN 102956520 A 21 。