使用稀释漏极的高压晶体管.pdf

可以通过形成带有掩模指状物（116）的漂移区注入掩模（114）来形成一种含有延伸漏极MOS晶体管（100）的集成电路，掩模指状物（116）邻接沟道区（108），并延伸到源极/沟道有源区（112），但不延伸到漏极接触有源区（112）。通过暴露的指状物注入的掺杂剂在掩模指状物下面衬底中形成横向掺杂条纹。在栅极下面的漂移区的平均掺杂密度比在漏极接触有源区处的漂移区的平均掺杂密度低至少25%。在一个实施例中，掺杂剂横向扩散，从而形成连续的漂移区。在另一实施例中，横向掺杂条纹之间的衬底材料保持与横向掺杂条纹相反的导电类型。

权利要求书一种集成电路，包含：半导体衬底，所述半导体衬底具有第一导电类型；第一延伸漏极金属氧化物半导体（MOS）晶体管，所述第一MOS晶体管包括：第一源极/沟道有源区；第一漏极接触有源区，所述第一漏极接触有源区与所述第一源极/沟道有源区相对布置；在所述第一源极/沟道有源区处所述衬底中的第一体区，所述第一体区具有所述第一导电类型；在所述体区中的第一沟道区，所述第一沟道区布置在所述第一源极/沟道有源区中所述衬底的顶表面；第一栅极介电层，所述第一栅极介电层布置在所述第一沟道区上方在所述衬底上；第一栅极，所述第一栅极布置在所述第一栅极介电层上；第一源极区，所述第一源极区与所述第一栅极相邻且与所述第一漏极接触有源区相对地布置在所述第一源极/沟道有源区中，所述第一源极区具有与所述第一导电类型相反的第二导电类型；以及第一漏极漂移区，所述第一漏极漂移区布置在所述衬底中，以使：所述第一漏极漂移区具有所述第二导电类型；所述第一漏极漂移区从所述第一漏极接触有源区延伸到所述第一源极/沟道有源区；所述第一漏极漂移区邻接所述第一沟道区；以及所述第一漏极漂移区包括第一组多个横向掺杂条纹，所述第一组多个横向掺杂条纹在所述第一源极/沟道有源区中并延伸一部分距离到所述第一漏极接触有源区，所述第一组多个横向掺杂条纹平行于所述衬底的所述顶表面，所述第一组多个横向掺杂条纹具有所述第二导电类型，使得在所述第一源极/沟道有源区处的所述第一漏极漂移区的平均掺杂密度比在所述第一漏极接触有源区处的所述第一漏极漂移区的平均掺杂密度低至少25%。根据权利要求1所述的集成电路，其中：所述第一漏极漂移区在所述第一组多个横向掺杂条纹之间是连续的；以及所述第一组多个横向掺杂条纹的掺杂密度比所述第一组多个横向掺杂条纹之间的所述第一漏极漂移区的区域高至少15%。根据权利要求1所述的集成电路，其中：所述第一组多个横向掺杂条纹由具有所述第一导电类型的所述衬底的区域横向隔开；以及所述第一组多个横向掺杂条纹中的相邻实例之间的所述衬底区的每个实例的横向累积掺杂密度是从1×1012cm‑2到5×1012cm‑2，其中所述第一组多个横向掺杂条纹中的相邻实例之间的所述衬底区的所述横向累积掺杂密度是沿着从所述第一组多个横向掺杂条纹中的一个实例的横向边缘通过所述衬底区到所述第一组多个横向掺杂条纹中的相邻实例的横向边缘的水平线的积分掺杂密度，其中所述水平线平行于所述衬底的所述顶表面，并垂直于所述第一组多个横向掺杂条纹的所述横向边缘。根据权利要求1所述的集成电路，其中所述第一组多个横向掺杂条纹在所述第一源极/沟道有源区处与在更接近所述第一漏极接触有源区的末端处具有基本相等的宽度。根据权利要求1所述的集成电路，其中所述第一组多个横向掺杂条纹是锥形的，使得所述第一组多个横向掺杂条纹在更接近所述第一漏极接触有源区的末端处比在所述第一源极/沟道有源区处更宽。根据权利要求1所述的集成电路，其中所述第一组多个横向掺杂条纹中的第一实例的第一宽度比所述第一组多个横向掺杂条纹中的第二实例的第二宽度大至少25%。根据权利要求1所述的集成电路，进一步包括第二延伸漏极MOS晶体管，所述第二MOS晶体管包括：第二源极/沟道有源区；第二漏极接触有源区，所述第二漏极接触有源区与所述第二源极/沟道有源区相对布置；在所述第二源极/沟道有源区处所述衬底中的第二体区，所述第二体区具有所述第一导电类型；在所述第二体区中的第二沟道区，所述第二沟道区布置在所述第二源极/沟道有源区中所述衬底的所述顶表面；第二栅极介电层，所述第二栅极介电层布置在所述第二沟道区上方在所述衬底上；第二栅极，所述第二栅极布置在所述第二栅极介电层上；第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型；以及第二漏极漂移区，所述第二漏极漂移区布置在所述衬底中，以使：所述第二漏极漂移区具有所述第二导电类型；所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区；所述第二漏极漂移区邻接所述第二沟道区；以及所述第二漏极漂移区没有横向掺杂条纹。根据权利要求1所述的集成电路，进一步包括第二延伸漏极MOS晶体管，所述第二MOS晶体管包括：第二源极/沟道有源区；第二漏极接触有源区，所述第二漏极接触有源区与所述第二源极/沟道有源区相对布置；在所述第二源极/沟道有源区处所述衬底中的第二体区，所述第二体区具有所述第一导电类型；在所述第二体区中的第二沟道区，所述第二沟道区布置在所述第二源极/沟道有源区中所述衬底的所述顶表面；第二栅极介电层，所述第二栅极介电层布置在所述第二沟道区上方在所述衬底上；第二栅极，所述第二栅极布置在所述第二栅极介电层上；第二源极区，所述第二源极区与所述第二栅极相邻且与所述场氧化物相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型；以及第二漏极漂移区，所述第二漏极漂移区布置在所述衬底中，以使：所述第二漏极漂移区具有所述第二导电类型；所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区；所述第二漏极漂移区邻接所述第二沟道区；以及所述第二漏极漂移区包括第二组多个横向掺杂条纹，所述第二组多个横向掺杂条纹在所述第二源极/沟道有源区中并延伸一部分距离到所述第二漏极接触有源区，所述第二组多个横向掺杂条纹平行于所述衬底的所述顶表面，所述第二组多个横向掺杂条纹具有所述第二导电类型，所述第二组多个横向掺杂条纹比所述第一组多个横向掺杂条纹更窄，使得在所述第二源极/沟道有源区处所述第二漏极漂移区中的掺杂剂的平均密度与在所述第二漏极接触有源区处所述第二漏极漂移区中的掺杂剂的平均密度的比率，比在所述第一源极/沟道有源区处所述第一漏极漂移区中的掺杂剂的平均密度与在所述第一漏极接触有源区处所述第一漏极漂移区中的掺杂剂的平均密度的比率低至少25%。根据权利要求1所述的集成电路，进一步包括第二延伸漏极MOS晶体管，所述第二MOS晶体管包括：第二源极/沟道有源区；第二漏极接触有源区，所述第二漏极接触有源区与所述第二源极/沟道有源区相对布置；在所述第二源极/沟道有源区处所述衬底中的第二体区，所述第二体区具有所述第一导电类型；在所述第二体区中的第二沟道区，所述第二沟道区布置在所述第二源极/沟道有源区中所述衬底的所述顶表面；第二栅极介电层，所述第二栅极介电层布置在所述第二沟道区上方在所述衬底上；第二栅极，所述第二栅极布置在所述第二栅极介电层上；第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型；以及第二漏极漂移区，所述第二漏极漂移区布置在所述衬底中，以使：所述第二漏极漂移区具有所述第二导电类型；所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区；所述第二漏极漂移区邻接所述第二沟道区；以及所述第二漏极漂移区包括第二组多个横向掺杂条纹，所述第二组多个横向掺杂条纹在所述第二源极/沟道有源区中并延伸一部分距离到所述第二漏极接触有源区，所述第二组多个横向掺杂条纹平行于所述衬底的所述顶表面，所述第二组多个横向掺杂条纹具有所述第二导电类型，使得在所述第二源极/沟道有源区处所述第二漏极漂移区的平均掺杂密度比在所述第二漏极接触有源区处所述第二漏极漂移区的平均掺杂密度低至少25%，所述第二组多个横向掺杂条纹延伸的距离比所述第一组多个横向掺杂条纹更大，使得所述第二MOS晶体管的BVDSS值与BVDII值的比率比所述第一MOS晶体管的BVDSS值与BVDII值的比率大至少25%。一种形成集成电路的工艺，包含以下步骤：提供半导体衬底，所述衬底具有第一导电类型；通过包括以下步骤的工艺形成第一延伸漏极金属氧化物半导体（MOS）晶体管：通过包括以下步骤的工艺形成布置在所述衬底中的所述第二导电类型的第一漏极漂移区：在所述衬底上方形成漂移区注入掩模，使得所述漂移区注入掩模暴露有待离子注入以掺杂所述第一MOS晶体管的漏极漂移区的区域中的所述衬底，所述暴露的区域从为所述第一MOS晶体管的第一漏极接触有源区定义的区域延伸到为与所述第一漏极接触有源区相对布置的所述第一MOS管的第一源极/沟道有源区定义的区域，所述第一源极/沟道有源区在所述衬底的顶表面处包括沟道区，所述漂移区注入掩模包括第一组多个掩模指状物，所述第一组多个掩模指状物被布置在所述第一源极/沟道有源区处所述衬底上方，并延伸一部分距离到所述第一漏极接触有源区，使得所述第一组多个掩模指状物不延伸到所述第一漏极接触有源区；执行离子注入操作，其将与所述第一导电类型相反的第二导电类型的掺杂剂离子注入通过所述漂移区注入掩模的所述暴露的区域，以便在所述衬底中形成漂移注入层，使得由所述第一组多个掩模指状物阻挡所述掺杂剂到达所述第一组多个掩模指状物正下方的所述衬底；以及对所述集成电路执行退火工艺，其导致所述漂移注入层中的所述注入掺杂剂扩散并变得电激活，以便形成所述第二导电类型的所述第一漏极漂移区，所述第一漏极漂移区从所述第一漏极接触有源区延伸到所述第一源极/沟道有源区，邻接所述沟道区，所述第一漏极漂移区包括第一组多个横向掺杂条纹，所述第一组多个横向掺杂条纹延伸一部分距离到所述第一漏极接触有源区，延伸程度由所述第一组多个掩模指状物的长度确定，使得在所述第一源极/沟道有源区处所述第一漏极漂移区的平均掺杂密度比在所述第一漏极接触有源区处所述第一漏极漂移区的平均掺杂密度低至少25%；在所述第一源极/沟道有源区处所述衬底中形成体区，所述体区具有所述第一导电类型；在所述沟道区上方所述衬底上形成栅极介电层；在所述栅极介电层上形成栅极；以及形成源极区，所述源极区与所述栅极相邻且与所述第一漏极接触有源区相对地布置在所述第一源极/沟道有源区中，所述源极区具有所述第二导电类型。根据权利要求10所述的工艺，其中：所述第一漏极漂移区在所述第一组多个横向掺杂条纹之间是连续的；以及所述第一组多个横向掺杂条纹的掺杂密度比在所述第一组多个横向掺杂条纹之间的所述第一漏极漂移区的区域高至少15%。根据权利要求10所述的工艺，其中：所述第一组多个横向掺杂条纹由具有所述第一导电类型的所述衬底的区域横向隔开；以及所述第一组多个横向掺杂条纹中的相邻实例之间的所述衬底区的每个实例的横向累积掺杂密度是从1×1012cm‑2到5×1012cm‑2，其中所述第一组多个横向掺杂条纹中的相邻实例之间的所述衬底区的所述横向累积掺杂密度是沿着从所述第一组多个横向掺杂条纹中的一个实例的横向边缘通过所述衬底区到所述第一组多个横向掺杂条纹中的相邻实例的横向边缘的水平线的积分掺杂密度，其中所述水平线平行于所述衬底的所述顶表面，并垂直于所述第一组多个横向掺杂条纹的所述横向边缘。根据权利要求10所述的工艺，其中所述第一组多个横向掺杂条纹在所述第一源极/沟道有源区处和在更接近所述第一漏极接触有源区的末端处具有基本相等的宽度。根据权利要求10所述的工艺，其中：所述第一组多个掩模指状物是锥形的；所述第一组多个横向掺杂条纹是锥形的，使得所述第一组多个横向掺杂条纹在更接近所述第一漏极接触有源区的末端处比在所述第一源极/沟道有源区处更宽。根据权利要求10所述的工艺，其中所述第一组多个横向掺杂条纹中的第一实例的第一宽度比所述第一组多个横向掺杂条纹中的第二实例的第二宽度大至少25%。根据权利要求10所述的工艺，进一步包括通过包括以下步骤的工艺形成第二延伸漏极MOS晶体管的步骤：通过包括以下步骤的工艺形成布置在所述衬底中的第二漏极漂移区：形成所述漂移区注入掩模，使得所述漂移区注入掩模暴露有待离子注入以掺杂所述第二MOS晶体管的第二漏极漂移区的第二区域中的所述衬底，所述第二暴露的区域从为所述第二MOS晶体管的第二漏极接触有源区定义的区域延伸到为与所述第二漏极接触有源区相对布置的所述第二MOS晶体管的第二源极/沟道有源区定义的区域，所述第二源极/沟道有源区在所述衬底的顶表面处包括第二沟道区，所述漂移区注入掩模有待离子注入的所述第二区域中没有掩模指状物；执行所述离子注入操作，使得将所述第二导电类型的所述掺杂剂离子注入通过所述漂移区注入掩模的所述第二暴露的区域，以便在所述衬底中形成第二漂移注入层；以及执行所述退火工艺，使得在所述第二漂移注入层中的所述注入掺杂剂扩散并变得电激活，以便形成所述第二导电类型的所述第二漏极漂移区，所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区，并邻接所述第二沟道区，所述第二漏极漂移区没有横向掺杂条纹；在所述第二源极/沟道有源区处所述衬底中形成第二体区，所述第二体区具有所述第一导电类型；在所述第二沟道区上方在所述衬底上形成第二栅极介电层；在所述第二栅极介电层上形成第二栅极；以及形成第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型。根据权利要求10所述的工艺，进一步包括通过包括以下步骤的工艺形成第二延伸漏极MOS晶体管的步骤：通过包括以下步骤的工艺形成布置在所述衬底中的第二漏极漂移区：形成所述漂移区注入掩模，使得所述漂移区注入掩模暴露有待离子注入以掺杂所述第二MOS晶体管的第二漏极漂移区的第二区域中的所述衬底，所述第二暴露的区域从为所述第二MOS晶体管的第二漏极接触有源区定义的区域延伸到为与所述第二漏极接触有源区相对布置的所述第二MOS管的第二源极/沟道有源区定义的区域，所述第二源极/沟道有源区在所述衬底的顶表面包括第二沟道区，所述漂移区注入掩模包括第二组多个掩模指状物，所述第二组多个掩模指状物被布置在所述第二沟道区和所述第二漏极接触有源区之间的所述衬底上方，并延伸一部分距离到所述第二漏极接触有源区，使得所述第二组多个掩模指状物不延伸到所述第二漏极接触有源区，所述第二组多个掩模指状物中的所述掩模指状物比所述第一组多个掩模指状物中的所述掩模指状物宽；执行所述离子注入操作，使得将所述第二导电类型的所述掺杂剂离子注入通过所述漂移区注入掩模的所述第二暴露的区域，以便在所述衬底中形成第二漂移注入层，使得由所述第二组多个掩模指状物阻挡所述掺杂剂到达所述第二组多个掩模指状物正下方的所述衬底；以及执行所述退火工艺，使得在所述第二漂移注入层中的所述注入掺杂剂扩散并变得电激活，以便形成所述第二导电类型的所述第二漏极漂移区，所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区，并邻接所述第二沟道区，所述第二漏极漂移区包括第二组多个横向掺杂条纹，所述第二组多个横向掺杂条纹延伸一部分距离到所述第二漏极接触有源区，延伸程度由所述第二组多个掩模指状物的长度确定，使得在所述第二源极/沟道有源区处所述第二漏极漂移区的平均掺杂密度比在所述第二漏极接触有源区处所述第二漏极漂移区的平均掺杂密度低至少25%，所述第二组多个横向掺杂条纹中的所述横向掺杂条纹比所述第一组多个横向掺杂条纹中的所述横向掺杂条纹窄，使得在所述第二源极/沟道有源区处所述第二漏极漂移区中的掺杂剂的平均密度与在所述第二漏极接触有源区处所述第二漏极漂移区中的掺杂剂的平均密度的比率，比在所述第一源极/沟道有源区处所述第一漏极漂移区中的掺杂剂的平均密度与在所述第一漏极接触有源区处所述第一漏极漂移区中的掺杂剂的平均密度的比率低至少25%；在所述第二源极/沟道有源区处所述衬底中形成第二体区，所述第二体区具有所述第一导电类型；在所述第二沟道区上方所述衬底上形成第二栅极介电层；在所述第二栅极介电层上形成第二栅极；以及形成第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型。根据权利要求10所述的工艺，进一步包括通过包括以下步骤的工艺形成第二延伸漏极MOS晶体管的步骤：通过包括以下步骤的工艺形成布置在所述衬底中的第二漏极漂移区：形成所述漂移区注入掩模，使得所述漂移区注入掩模暴露有待离子注入以掺杂所述第二MOS晶体管的第二漏极漂移区的第二区域中的所述衬底，所述第二暴露的区域从为所述第二MOS晶体管的第二漏极接触有源区定义的区域延伸到为与所述第二漏极接触有源区相对布置的所述第二MOS晶体管的第二源极/沟道有源区定义的区域，所述第二源极/沟道有源区在所述衬底的顶表面包括第二沟道区，所述漂移区注入掩模包括第二组多个掩模指状物，所述第二组多个掩模指状物被布置在所述第二沟道区和所述第二漏极接触有源区之间的所述衬底上方，并延伸一部分距离到所述第二漏极接触有源区，使得所述第二组多个掩模指状物不延伸到所述第二漏极接触有源区，所述第二组多个掩模指状物中的所述掩模指状物向所述第二漏极接触有源区延伸的距离比所述第一组多个掩模指状物向所述第一漏极接触有源区延伸的距离大；执行所述离子注入操作，使得将所述第二导电类型的所述掺杂剂离子注入通过所述漂移区注入掩模的所述第二暴露的区域，以便在所述衬底中形成第二漂移注入层，使得由所述第二组多个掩模指状物阻挡所述掺杂剂到达所述第二组多个掩模指状物正下方的所述衬底；以及执行所述退火工艺，使得在所述第二漂移注入层中的所述注入掺杂剂扩散并变得电激活，以便形成所述第二导电类型的所述第二漏极漂移区，所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区，所述第二漏极漂移区包括第二组多个横向掺杂条纹，所述第二组多个横向掺杂条纹延伸一部分距离到所述第二漏极接触有源区，延伸程度由所述第二组多个掩模指状物的长度确定，使得在所述第二源极/沟道有源区处所述第二漏极漂移区的平均掺杂密度比在所述第二漏极接触有源区处所述第二漏极漂移区的平均掺杂密度低至少25%，所述第二组多个横向掺杂条纹中的所述横向掺杂条纹向所述第二漏极接触有源区延伸的距离比所述第一漏极漂移区的所述第一组多个横向掺杂条纹向所述第一漏极接触有源区延伸的距离大，使得所述第二MOS晶体管的BVDSS值与BVDII值的比率比所述第一MOS晶体管的BVDSS值与BVDII值的比率大至少25%；在所述第二源极/沟道有源区处所述衬底中形成第二体区，所述第二体区具有所述第一导电类型；在所述第二沟道区上方所述衬底上形成第二栅极介电层；在所述第二栅极介电层上形成第二栅极；以及形成第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型。

说明书使用稀释漏极的高压晶体管
技术领域
本发明涉及集成电路的领域。更特别地，本发明涉及集成电路中的延伸漏极MOS晶体管。
背景技术
集成电路可以含有延伸漏极金属氧化物半导体（MOS）晶体管，该晶体管工作在显著高于晶体管的最大栅极电压的漏极电压下。例如，延伸漏极晶体管可以工作在20伏的漏极电压，并具有3.3伏的最大栅极电压。延伸漏极晶体管可以在漏极接触有源区和栅极之间包括漏极漂移区；该漏极漂移区会在漏极偏压施加到漏极接触有源区时耗尽，以便减小在栅极下的栅极介电层上的电场。形成漏极漂移区是为了提供漏极工作电压的期望值、当晶体管断开时的击穿电压（也称为BVDSS）的期望值、当晶体管开启时的击穿电压（也称为BVDII）的期望值以及晶体管面积的期望值，这会需要折衷，从而不期望地增加集成电路制造成本或复杂性，或降低集成电路性能。
发明内容
可以通过如下工艺顺序形成含有延伸漏极MOS晶体管的集成电路，该工艺顺序包括：形成漂移区注入掩模，以便暴露有待离子注入以掺杂漂移区的区域中的集成电路的现有顶表面。漂移区注入掩模具有暴露区的指状物，其与随后邻接延伸漏极MOS晶体管的沟道区的区域中的掩模材料的指状物交替。交替的暴露指状物和掩模指状物延伸超过源极/沟道有源区，但不延伸到与源极/沟道有源区相对布置的漏极接触有源区。执行漂移区离子注入工艺，该工艺将用于漂移区的掺杂剂注入到由漂移区注入掩模暴露的区域下面的集成电路衬底中。掩模指状物阻挡注入掺杂剂到达掩模指状物正下方的衬底。在一个或更多随后退火工艺期间，注入掺杂剂扩散并变得激活。在一个实施例中，源自相邻横向掺杂条纹的掺杂剂充分横向扩散，从而反向掺杂衬底并形成连续漂移区。在另一实施例中，在横向掺杂条纹之间的衬底材料保持与横向掺杂条纹相反的导电类型，其中相邻掺杂指状物之间的横向累积掺杂密度从1×1012cm‑2到5×1012cm‑2。
附图说明
图1A和1B是含有根据实施例形成的、以连续的制造阶段方式描绘的延伸漏极MOS晶体管（以下称为MOS晶体管）的集成电路的剖面透视图。
图2A和2B是含有根据另一个实施例形成的、以连续的制造阶段方式描绘的延伸漏极MOS晶体管（以下称为MOS晶体管）的集成电路的剖面透视图。
图3A和3B是含有根据进一步的实施例形成的延伸漏极MOS晶体管（以下称为MOS晶体管）的集成电路的顶视图。
图4A和4B是含有根据实施例形成的多个延伸漏极MOS晶体管（以下称为MOS晶体管）的集成电路的顶视图。
具体实施方式
可以由包括如下步骤的工艺顺序形成含有延伸漏极MOS晶体管的集成电路：形成漂移区注入掩模，以便将集成电路的现有顶表面暴露在有待离子注入以掺杂漂移区的区域中。漂移区注入掩模具有指状暴露区，其与将随后邻接延伸漏极MOS晶体管的沟道区的区域中的指状掩模材料交替。交替的暴露指状物和掩模指状物延伸超过源极/沟道有源区，但不延伸到与源极/沟道有源区相对布置的漏极接触有源区。执行漂移区离子注入工艺，该工艺将用于漂移区的掺杂剂注入到由漂移区注入掩模暴露的区域下面的集成电路衬底中。掩模指状物阻挡注入的掺杂剂到达掩模指状物正下方的衬底。在一个或更多随后退火工艺期间，注入的掺杂剂扩散并变得激活。在栅极下面的漂移区的平均掺杂密度比在漏极接触有源区的漂移区的平均掺杂密度低至少25%。在一个实施例中，掺杂剂充分横向扩散，从而反向掺杂衬底并形成连续漂移区。在另一实施例中，在漂移指状物之间的衬底材料保持与横向掺杂条纹（striation）相反的导电类型，其中相邻掺杂指状物之间的横向累积掺杂密度从1×1012cm‑2到5×1012cm‑2。稀释比是根据实施例形成的MOS晶体管的源极/沟道有源区处的漏极漂移区中的n型掺杂剂的平均密度与漏极接触有源区处的漏极漂移区中的n型掺杂剂的平均密度的比率。
第二延伸漏极MOS晶体管可以如上面描述在集成电路中形成，与第一晶体管的类似比率相比，其栅极下的漂移区的平均掺杂密度与漏极接触有源区处的漂移区的平均掺杂密度的比率较低。
为了描述目的，术语“基本相等”理解为，意味着在制造容差或在实施例的制造期间遇到的非计划的变化内相等。
为了描述目的，在叙述器件制造顺序期间，术语器件的“现有顶表面”理解为，指代在正在叙述步骤处的器件中和器件上的元件的暴露的顶表面的组合。术语“现有顶表面”可以包括制造完成时器件中不存在的牺牲元件的暴露的顶表面。
本描述叙述了n沟道延伸漏极MOS晶体管的形成。应该认识到，可以根据叙述的实施例通过合适地改变掺杂剂的极性和导电类型来形成p沟道延伸漏极MOS晶体管。
图1A和1B示出含有根据示例实施例形成的延伸漏极MOS晶体管的集成电路的制造的连续阶段。参考图1A，在半导体衬底102中和半导体衬底102上形成集成电路100。衬底102可以是单晶硅晶圆、绝缘体上硅（SOI）晶圆、具有不同晶向的区域的混合晶向技术（HOT）晶圆，或适合制造集成电路100的其它材料。靠近衬底102顶表面的衬底102的半导体材料是p型，其中掺杂密度例如在1×1014cm‑3和1×1016cm‑3之间。MOS晶体管104在衬底102的顶表面包括为源极/沟道有源区110定义的区域和为漏极接触有源区112定义的区域。源极/沟道有源区110包括布置在衬底102顶表面的沟道区108。
在衬底102的顶表面上方形成漂移区注入掩模114，以便暴露有待离子注入的区域以掺杂漂移区。有待离子注入的区域从靠近漏极接触有源区112延伸到靠近源极/沟道有源区110。有待离子注入的区域可以与漏极接触有源区112重叠，和/或可以与源极/沟道有源区110重叠。漂移区注入掩模114包括掩模指状物116，掩模指状物116被布置在衬底102上方源极/沟道有源区110处，并延伸一部分距离到漏极接触有源区112。掩模指状物116的宽度118与掩模指状物116之间的间隔的宽度120的比率可以在0.33和3之间。掩模指状物116的宽度可以在例如300纳米和3微米之间，并且相邻掩模指状物116之间的间隔的宽度也在300纳米和3微米之间，只要掩模指状物116的宽度118与掩模指状物116之间的间隔的宽度120的比率维持在0.33和3之间。
执行漂移区离子注入工艺，其将n型掺杂剂离子（例如磷和砷）注入通过漂移区注入掩模114的暴露区，从而在衬底102中形成漂移注入层122。掩模指状物116阻挡注入的掺杂剂到达掩模指状物116正下方的衬底102。
参考图1B，对集成电路100执行退火工艺，这导致图1A的漂移注入层122中的注入的掺杂剂扩散并变得电激活，以便形成MOS晶体管104的n型漏极漂移区124。退火操作可以包括，例如热驱动步骤，其将衬底102加热到1000℃和1200℃之间的温度，持续30分钟和4小时之间的时间。在本实施例中，源自图1A的掩模指状物116之间的注入区的掺杂剂横向扩散，以便反向掺杂衬底102，如在图1B中示出。
可以在漏极漂移区124上方衬底102的顶表面处形成可选的场氧化物106。场氧化物106可以包括厚度在250纳米和600纳米之间的二氧化硅，并可以由浅槽隔离（STI）工艺或硅局部氧化（LOCOS）工艺形成。在STI工艺中，可以由高密度等离子体（HDP）工艺或高深宽比工艺（HARP）淀积二氧化硅。MOS晶体管104在源极/沟道有源区110处包括场氧化物106中的第一开口。MOS晶体管104也在漏极接触有源区112处包括场氧化物106中的第二开口。
通过例如离子注入p型掺杂剂（例如硼）到衬底102中，之后进行退火操作以激活注入的p型掺杂剂，以此来在衬底102中沟道区108处形成MOS晶体管104的p型体区126。退火可以包括，例如快速热退火步骤，其将衬底102加热到900℃和1100℃之间的温度，持续5秒和30秒之间的时间段。
在衬底102上沟道区108以及邻接沟道区108的一部分漏极漂移区124上方形成MOS晶体管104的栅极介电层128。栅极介电层128可以是如下一种或更多种层：二氧化硅（SiO2）、氮氧化硅（SiON）、三氧化二铝（AL2O3）、氮氧化铝（AlON）、氧化铪（HFO）、硅酸铪（HfSiO）、氮氧化硅铪（HfSiON）、氧化锆（ZrO）、硅酸锆（ZrSiO）、氮氧化硅锆（ZrSiON）、上述材料的组合，或其它绝缘材料。由于在50℃和800℃之间的温度暴露于含氮的等离子体或含氮的环境气体，因此栅极介电层128可以包括氮。栅极介电层128可以由多种栅极介电质形成工艺中的任何一种形成，例如热氧化、氧化层的等离子体氮化和/或通过原子层淀积（ALD）进行的介电材料淀积。栅极介电层128的厚度可以在例如2.7纳米和100纳米之间，以便使最大栅极电压（相对于MOS晶体管104的源极）能够在1伏和40伏之间。被设计为以1伏的栅极电压操作的MOS晶体管104的版本可以具有约2.7纳米厚的栅极介电层128。被设计为以5伏的栅极电压操作的MOS晶体管104的另一版本可以具有约14纳米厚的栅极介电层128。被设计为以12伏的栅极电压操作的MOS晶体管104的其他版本可以具有约30纳米厚的栅极介电层128。被设计为以40伏的栅极电压操作的MOS晶体管104的又一版本可以具有约100纳米厚的栅极介电层128。
在栅极介电层128上形成MOS晶体管104的栅极130。栅极130可以包括例如如下一种或更多种层：多晶体硅（通常称为多晶硅）、金属硅化物（例如硅化钨、硅化钛、硅化钴和/或硅化镍）和/或金属（例如铝、钨和/或氮化钛）。栅极130可以与相邻沟道区108的场氧化物106重叠，如在图1B中示出。在实施例的其它版本中，栅极130可以从场氧化物106中凹进，或可以与场氧化物106基本重合。
在衬底102中与栅极130相邻且与漏极漂移区124相对地形成MOS晶体管104的n型源极区132。在衬底102中的漏极接触有源区112中形成n型漏极接触区134。源极区132和漏极接触区134中的平均掺杂密度可以是例如在1×1019cm‑3和1×1022cm‑3之间。源极区132和漏极接触区134可以同时形成，例如通过离子注入n型掺杂剂（例如磷或砷）到衬底中，之后进行源极/漏极退火操作，以激活n型掺杂剂。源极/漏极退火操作可以包括，例如快闪退火或激光退火步骤，其将衬底102加热到1000℃和1100℃之间的温度，持续10毫秒和5秒之间的时间段。
源极/沟道有源区110处的漏极漂移区124的平均掺杂密度比漏极接触有源区112处的漏极漂移区124的平均掺杂密度低至少25%。源极/沟道有源区110处的漏极漂移区124具有横向掺杂条纹136，横向掺杂条纹136的掺杂密度比横向掺杂条纹136之间的漏极漂移区124的各区域高至少百分之15%。横向掺杂条纹136是由图1A的掩模指状物116阻挡漏极漂移区124的离子注入掺杂剂而导致的。横向掺杂条纹136从源极/沟道有源区110延伸到漏极接触有源区112一个由掩模指状物116的长度确定的横向距离。
没有场氧化物并在漏极接触有源区112和源极区132上包括金属硅化物（未示出）的实施例的版本可以形成金属硅化物，以便阻挡金属硅化物到达漏极接触有源区112和栅极130之间的衬底102的顶表面。例如，在形成金属硅化物之前，可以在漏极接触有源区112和栅极130之间的衬底102上方形成介电硅化物阻挡层（未示出）。
在集成电路100的操作期间，向漏极接触区134施加漏极偏压，这导致漏极漂移区124被耗尽。形成漏极漂移区124，使栅极130下的平均掺杂密度与漏极接触有源区112处的平均参杂密度相比较低，这可以有利地使MOS晶体管104的面积与栅极下和漏极接触有源区处的掺杂密度基本相等的MOS晶体管相比减小。使用图1A的掩模指状物116形成漏极漂移区124，使栅极130下的掺杂稀释，这可以有利地降低集成电路100的制造成本和复杂性。
将图1A的掩模指状物116形成为较接近漏极接触有源区112，这可以有利地提高MOS晶体管104的BVDSS值。将掩模指状物116形成为较远离漏极接触有源区112，这可以有利地提高MOS晶体管104的BVDII值。可以通过调整掩模指状物116相对于漏极接触有源区112的横向程度来有利地获得BVDSS和BVDII值之间的期望的平衡。
图2A和2B示出含有根据另一示例实施例形成的延伸漏极MOS晶体管的集成电路的制造中的连续阶段。参考图2A，在半导体衬底202中和半导体衬底202上形成集成电路200，如参考图1A描述的。MOS晶体管204包括源极/沟道有源区210（其可以进一步包括沟道区208）以及与源极/沟道有源区210相对布置的漏极接触有源区212，如参考图1A描述的。
在衬底202的顶表面上方形成带有掩模指状物216的漂移区注入掩模214，以便暴露有待离子注入以掺杂漂移区的区域，如参考图1A描述的。执行漂移区离子注入工艺，其将n型掺杂剂（例如磷和砷）离子注入通过漂移区注入掩模214的暴露区，从而在衬底202中形成漂移注入层222。掩模指状物216阻挡注入的掺杂剂到达掩模指状物216正下方的衬底202。
参考图2B，对集成电路200执行退火工艺，如参考图1B描述的，这导致图2A的漂移注入区222中的注入掺杂剂扩散并变得电激活，以便形成MOS晶体管204的n型漏极漂移区224。在本实施例中，源自图2A的掩模指状物216之间的注入区的掺杂剂横向扩散，以便形成由p型衬底202横向隔离的n型横向掺杂条纹226。横向掺杂条纹226从源极/沟道有源区210向漏极接触有源区212延伸一个由图2A的掩模指状物216的长度确定的横向程度。相邻横向掺杂条纹226之间的衬底202的横向累积掺杂密度可以是从1×1012cm‑2到5×1012cm‑2。相邻横向掺杂条纹226之间的衬底202的横向累积掺杂密度是沿着从横向掺杂条纹226的一个实例的横向边缘通过衬底202到横向掺杂条纹226的相邻实例的横向边缘的水平线的积分（integrated）掺杂密度，其中该水平线平行于衬底202的顶表面，并垂直于横向掺杂条纹226的横向边缘。
可以在衬底202中形成可选的场氧化物206，如参考图1A描述的。场氧化物206与沟道区208相邻但与沟道区208横向分离。MOS晶体管204在源极/沟道有源区210处包括场氧化物中的第一开口，并在与源极/沟道有源区210相对布置的漏极接触有源区212处包括场氧化物206中的第二开口。
在沟道区208处衬底202中形成MOS晶体管204的p型体区228，如参考图1B描述的。在沟道区208和邻接沟道区208的漏极漂移区224的一部分上方衬底202上形成MOS晶体管204的栅极介电层230，如参考图1B描述的。在栅极介电层230上形成MOS晶体管204的栅极232，如参考图1B描述的。在衬底202中与栅极232相邻且与漏极漂移区224相对地形成MOS晶体管204的n型源极区234，并且在漏极接触有源区212中的衬底202中形成n型漏极接触区236，如参考图1B描述的。
栅极232下的漏极漂移区224的平均掺杂密度比漏极接触有源区212处的漏极漂移区224的平均掺杂密度低至少25%。在集成电路200的操作期间，向漏极接触区236施加漏极偏压，这导致漏极漂移区224被耗尽，并且横向掺杂条纹226之间的衬底202被耗尽。参考图1B的实施例描述的优点也可以适用本实施例。
没有场氧化物并在漏极接触有源区212和源极区234上包括金属硅化物（未示出）的实施例的版本可以形成金属硅化物，以便阻挡金属硅化物到达漏极接触有源区212和栅极232之间的衬底202的顶表面，如参考图1B讨论的。
图3A和3B示出含有根据另一示例实施例形成的延伸漏极MOS晶体管的集成电路。参考图3A，在衬底302中或衬底302上形成集成电路300，如参考图1A描述的。MOS晶体管304包括源极/沟道有源区308和漏极接触有源区310。
在衬底302上方形成带有掩模指状物314的漂移区注入掩模312（在图3A中用加点图案示出），如参考图1A描述的。漂移区注入掩模312暴露有待用n型掺杂剂离子注入从而形成漂移区的区域316，如参考图1A和1B或2A和2B描述的。在本实施例中，掩模指状物314是锥形，以便从掩模指状物314的漏极末端到掩模指状物314的沟道末端改变离子注入n型掺杂剂的稀释比。如这里描述的改变稀释比可以有利地使得能够与具有恒定宽度掩模指状物的MOS晶体管相比，在较小面积中形成MOS晶体管304。
在本实施例的一个版本中，掩模指状物314的第一实例的第一宽度318可以大于掩模指状物314的第二实例的第二宽度320，如在图3A中示出的。相似地，第一对掩模指状物314之间的第一间隔322可以大于第二对掩模指状物314之间的第二间隔324，如在图3中示出的。
图3B示出在如参考图1B描述的激活注入掺杂剂的退火操作之后的集成电路。漏极漂移区326具有锥形横向掺杂条纹328，其由图3A的掩模指状物314阻挡离子注入掺杂剂而导致。锥形横向掺杂条纹328在较接近漏极接触有源区310的末端处比在源极/沟道有源区308的末端处更宽。
在图3A和3B中示出的本实施例的版本中，横向掺杂条纹328的第一实例的第一宽度330可以比横向掺杂条纹328的第二实例的第二宽度332大例如至少25%，如在图3B中示出的。相似地，第一对横向掺杂条纹328之间的第一衬底区334可以大于第二对横向掺杂条纹328之间的第二衬底区336，如在图3B中示出的。改变横向掺杂条纹328的宽度和/或改变相邻横向掺杂条纹328之间的衬底区的宽度，这可以有利地使得能够平衡离子注入掺杂剂的稀释比，以便在集成电路300的操作期间使漂移区更均匀地耗尽。
图4A和4B是含有根据示例实施例形成的多个延伸漏极MOS晶体管的集成电路的顶视图。参考图4A，在衬底402中和衬底402上形成集成电路400，如参考图1A描述的。描绘了漂移区注入掩模404形成之后的集成电路400，如参考图1A描述的，为了清晰，在图4A中漂移区注入掩模404用加点图案描绘。N型掺杂剂被注入通过漂移区注入掩模404的暴露区，如参考图1A和2A描述的，从而在MOS晶体管中形成漏极漂移区。
集成电路400包括根据实施例形成的第一MOS晶体管406。漂移区注入掩模404在第一MOS晶体管406中包括第一组多个掩模指状物408，如参考图1A描述的，以便在第一MOS晶体管406中提供第一稀释比的n型掺杂剂。第一组多个掩模指状物408具有第一长度，以便为第一MOS晶体管406提供BVDSS值与BVDII值的第一比率。
集成电路400也可以包括根据实施例形成的第二MOS晶体管410。漂移区注入掩模404在第二MOS晶体管410中包括第二组多个掩模指状物412，以便在第二MOS晶体管410中提供第二稀释比的n型掺杂剂。第二组多个掩模指状物412比第一组多个掩模指状物408更窄，而第二组多个掩模指状物412之间的间隔基本等于第一组多个掩模指状物408之间的间隔，使得第二稀释比小于第一稀释比。
集成电路400可以进一步包括根据实施例形成的第三MOS晶体管414。漂移区注入掩模404在第三MOS晶体管414中包括第三组多个掩模指状物416，以便在第三MOS晶体管414中提供第三稀释比的n型掺杂剂。第三组多个掩模指状物416基本等于第一组多个掩模指状物408，而第三组多个掩模指状物416之间的间隔比第一组多个掩模指状物408之间的间隔更窄，使得第三稀释比大于第一稀释比。
集成电路400也可以包括根据实施例形成的第四MOS晶体管418。漂移区注入掩模404在第四MOS晶体管418中包括具有第二长度的第四组多个掩模指状物420，该第二长度小于第一MOS晶体管406中第一组多个掩模指状物408的第一长度。第四组多个掩模指状物420的第二长度为第四MOS晶体管418提供BVDSS值与BVDII值的第二比率，该第二比率小于第一MOS晶体管406的BVDSS值与BVDII值的第一比率。
集成电路400可以进一步包括根据实施例形成的第五MOS晶体管422。漂移区注入掩模404在第五MOS晶体管422中包括具有第三长度的第五组多个掩模指状物424，该第三长度大于第一MOS晶体管406中第一组多个掩模指状物408的第一长度。第五组多个掩模指状物424的第三长度为第五MOS晶体管422提供BVDSS值与BVDII值的第三比率，该第三比率大于第一MOS晶体管406的BVDSS值与BVDII值的第一比率。
集成电路400也可以包括第六MOS晶体管426，第六晶体管426没有漂移区注入掩模404的掩模指状物，使得在第六晶体管的漏极漂移区中的掺杂剂不被稀释。
图4B示出退火操作之后的集成电路，如参考图1B描述的，退火操作激活注入掺杂剂，从而在MOS晶体管中形成漏极漂移区，为了清晰，该漏极漂移区以点填充示出。第一MOS晶体管406具有第一漏极漂移区428，第一漏极漂移区428具有在第一漏极漂移区428中提供第一稀释比的n型掺杂剂的第一组多个横向掺杂条纹430。第一组多个横向掺杂条纹430具有第一长度，以便为第一MOS晶体管406提供BVDSS值与BVDII值的第一比率。
第二MOS晶体管410具有第二漏极漂移区432，第二漏极漂移区432具有在第二漏极漂移区432中提供第二稀释比的n型掺杂剂的第二组多个横向掺杂条纹434。第二组多个横向掺杂条纹434的宽度基本等于第一组多个横向掺杂条纹430的宽度，而第二组多个横向掺杂条纹434之间的衬底区比第一组多个横向掺杂条纹430之间的衬底区更窄，使得第二稀释比小于第一稀释比，例如小至少25%。
第三MOS晶体管414具有第三漏极漂移区436，第三漏极漂移区436具有在第三漏极漂移区436中提供第三稀释比的n型掺杂剂的第三组多个横向掺杂条纹438。第三组多个横向掺杂条纹438比第一组多个横向掺杂条纹430更窄，而第三组多个横向掺杂条纹438之间的衬底区基本等于第一组多个横向掺杂条纹430之间的衬底区，使得第三稀释比大于第一稀释比，例如大至少25%。
第四MOS晶体管418具有第四漏极漂移区440，第四漏极漂移区440具有第四组多个横向掺杂条纹442，第四组多个横向掺杂条纹442具有第二长度，该第二长度小于第一MOS晶体管406中第一组多个横向掺杂条纹430的第一长度。第四组多个横向掺杂条纹442的第二长度为第四MOS晶体管418提供BVDSS值与BVDII值的第二比率，该第二比率小于第一MOS晶体管406的BVDSS值与BVDII值的第一比率至少20%。
第五MOS晶体管422具有第五漏极漂移区444，第五漏极漂移区444具有第五组多个横向掺杂条纹446，第五组多个横向掺杂条纹446具有第三长度，该第三长度大于第一MOS晶体管406中第一组多个横向掺杂条纹430的第一长度。第五组多个横向掺杂条纹446的第三长度为第五MOS晶体管422提供BVDSS值与BVDII值的第三比率，该第三比率大于第一MOS晶体管406的BVDSS值与BVDII值的第一比率至少20%。
第六晶体管426具有第六漏极漂移区448，第六漏极漂移区448没有横向掺杂条纹。
应该认识到，参考图3讨论的实施例的特征可以应用于第一MOS晶体管406到第五MOS晶体管422中的任何一个。使用一个漂移区注入掩模404形成第一MOS晶体管406到第五MOS晶体管422的任何组合以便调整晶体管参数，这可以有利地降低集成电路的制造成本和复杂性。
本领域技术人员将认识到，许多其它实施例和变化在要求保护的本发明的范围内也是可能的。虽然在此描述了具有所有特征或步骤或仅某些特征或步骤的示例实施例，但是具有所描述的特征或步骤中的一个或多个的不同组合的实施例意在被涵盖。