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1、(10)申请公布号 CN 102932699 A (43)申请公布日 2013.02.13 C N 1 0 2 9 3 2 6 9 9 A *CN102932699A* (21)申请号 201210468551.1 (22)申请日 2012.11.19 H04Q 11/00(2006.01) (71)申请人中国航天科技集团公司第五研究院 第五一三研究所 地址 264003 山东省烟台市高新区航天路 513号 (72)发明人申景诗 张霞 孙俊杰 李文彬 邵飞 张长帅 (74)专利代理机构北京理工大学专利中心 11120 代理人高燕燕 付雷杰 (54) 发明名称 一种星载多路数据高速复接装置 (5。
2、7) 摘要 本发明公开一种星载多路数据高速复接装 置，能够实现对星载多路信号的高速采集，且整个 装置的可靠性高。该装置包括壳体、底板、上盖板 和3个插件；壳体包括左、右侧板，前、后导轨板； 在前、后导轨板相对的端面上分别加工有3条垂 直于底板的导轨槽，3个相互平行的插件通过导 轨槽插接在底板上。每个插件包括框架、加强筋、 印制板、电子元器件和楔形锁紧条。3个插件分别 为CPU板、供电及总线板和复接板，通过每个印制 板上的内部电连接器和底板上的电连接器实现以 下连接：1553B接口电路和1394总线接口电路分 别与CPU控制电路互连；CPU控制电路、1394总线 接口电路、高速LVDS接口电路、。
3、低速LVDS接口电 路、供电电路、时钟电路和FPGA的配置电路和高 速串行器电路均接入FPGA。 (51)Int.Cl. 权利要求书2页 说明书6页 附图4页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 4 页 1/2页 2 1.一种星载多路数据高速复接装置，其特征在于，包括：壳体（5）、底板（2）、上盖板（1） 和3个插件；其中壳体（5）包括左侧板、右侧板、前导轨板和后导轨板；在前导轨板和后导轨 板相对的端面上分别加工有3条垂直于底板（2）的导轨槽，3个相互平行的插件（3）通过导 轨槽插接在底板（2）上；上盖板（1）固定在装置壳体（5。
4、）的顶部； 所述插件（3）包括边框（6）、加强筋（14）、印制板（12）、电子元器件（13）和楔形锁紧条 （4）；其中印制板（12）的四周与边框（6）固接，在边框（6）的两端与壳体（5）上的导轨槽相 匹配的位置设置楔形锁紧条（4），所述楔形锁紧条（4）与边框（6）的宽度和与导向槽的宽度 相匹配，通过楔形锁紧条（4）将插件（3）固定在导向槽内；在印制板（12）的中部设置了纵向 加强筋（14），纵向加强筋（14）的两端分别设置横向加强筋（14）；所述电子元器件（13）固定 在印制板（12）上； 依据印制板（12）上电子元器件（13）的不同，将3个印制板分为CPU板、供电及总线板 和复接板；其中CP。
5、U板上布置有CPU控制电路和低速LVDS接口电路；供电及总线板上布置 1553B总线接口电路、供电电路；复接板上布置1394接口电路、高速LVDS接口电路、时钟电 路、FPGA（8）及其配置电路和高速串行器电路； 通过印制板（12）上的内部电连接器和底板（2）上的电连接器实现以下连接关系： 1553B接口电路和1394总线接口电路分别与CPU控制电路互连；CPU控制电路、1394总线 接口电路、高速LVDS接口电路、低速LVDS接口电路、供电电路、时钟电路、高速串行器电路 和FPGA（8）的配置电路均接入FPGA（8）； 每个印制板（12）均为多层印制板（12）；其中电子元器件（13）分布在印。
6、制板（12）的顶 层和底层，中间层由独立的电源层、地层和信号层组成； 每个印制板（12）中均有电源层和地层，电源层和地层相邻布置；且电源层相对地层向 内缩20H，所述H为两相邻电源层与地层之间的介质厚度； 所述印制导线的布局应满足： 关键信号的印制导线所在层与地层相邻；同时对关键信号印制导线的走线采用蛇形线 的方式布线，使蛇形线平行部分的最小间距不小于4H，所述H为信号线距参考地平面的高 度； 所述关键信号包括高速LVDS接口电路信号、高速串行器电路输入、输出信号及时钟电 路数字控制信号。 2.如权利要求1所述的一种星载多路数据高速复接装置，其特征在于，所述楔形锁紧 条（4）包括导向杆（15）。
7、、第一楔形条（16）和第二楔形条（17），其中第一楔形条（16）与第二 楔形条（17）的中间加工有圆孔，用于安装导向杆（15），圆孔的直径大于导向杆（15）的直 径；导向杆（15）的顶部与第一楔形条（16）固接，第一楔形条（16）的侧面与边框（6）固接； 第一楔形条（16）和第二楔形条（17）相对的面为相互配合的斜面；导向杆（15）底部穿过第 二楔形条（17）的部分安装有螺母。 3.如权利要求1所述的一种星载多路数据高速复接装置，其特征在于，在所述复接板 的FPGA（8）上方设置柔性导热垫（9），柔性导热垫（9）上方安装导热条（10），导热条（10） 延伸至壳体（5）。 4.如权利要求3所述的。
8、一种星载多路数据高速复接装置，其特征在于，所述柔性导热 垫（9）采用Gap Pad 3000S30。 权 利 要 求 书CN 102932699 A 2/2页 3 5.如权利要求1所述的一种星载多路数据高速复接装置，其特征在于，所述壳体（5）的 材料为铝合金，厚度为2.5mm。 6.如权利要求1所述的一种星载多路数据高速复接装置，其特征在于，在所述印制 板（12）上抗辐射达不到设定要求的电子元器件（13）的外面设置有钽盒，所述钽盒为采用 0.5mm的钽片制成的与电子元器件（13）外形相适应的防护罩，钽盒与该电子元器件（13）所 在插件（3）的边框（6）固接。 7.如权利要求1所述的一种星载多路。
9、数据高速复接装置，其特征在于，在所述时钟电 路的晶振下方铺设铜体，铜体通过两个以上过孔与地层相连，同时保证其它信号线不穿过 时钟电路的晶振所在平面。 权 利 要 求 书CN 102932699 A 1/6页 4 一种星载多路数据高速复接装置 技术领域 0001 发明涉及一种高速数据复接装置，具体涉及一种星载多路数据高速复接装置，属 于星载数据处理技术领域。 背景技术 0002 随着空间技术的不断发展，空间飞行器的科学任务日益繁重，数据交换和传输能 力亟待提高，从而需要建立一个高速且高效的空间连接网络。数据复接装置作为数据管理 分系统中的一个重要组成部分，主要任务是采用AOS协议，将来自不同信源。
10、的数据(如静止 图象、科学实验数据、工程参数等)复接为一路，按照CCSDS颁布的空间数据系统标准建议 书的数据格式，送数传设备下行。高速数据复接装置作为空间和地面相联系的数据网络接 口，必须具有多路信号高速采集的功能，且要求可靠性高，才能完成未来科学研究中日益繁 重的数据下行任务。 发明内容 0003 有鉴于此，本发明提供一种星载多路数据高速复接装置及方法，该装置具有多种 接口，能够实现对星载多路信号的高速采集，且整个装置的可靠性高。 0004 本发明的星载多路数据高速复接装置包括：壳体、底板、上盖板和3个插件。其中 壳体包括左侧板、右侧板、前导轨板和后导轨板。在前导轨板和后导轨板相对的端面上。
11、分别 加工有3条垂直于底板的导轨槽，3个相互平行的插件通过导轨槽插接在底板上。上盖板固 定在装置壳体的顶部。 0005 所述插件包括边框、加强筋、印制板、电子元器件和楔形锁紧条。其中印制板的四 周与边框固接，在边框的两端与壳体上的导轨槽相匹配的位置设置楔形锁紧条，所述楔形 锁紧条与边框的宽度和与导向槽的宽度相匹配，通过楔形锁紧条将插件固定在导向槽内。 在印制板的中部设置了纵向加强筋，纵向加强筋的两端分别设置横向加强筋。所述电子元 器件固定在印制板上。 0006 依据印制板上电子元器件的不同，将3个印制板分为CPU板、供电及总线板和复接 板。其中CPU板上布置有CPU控制电路和低速LVDS接口电。
12、路。供电及总线板上布置1553B 总线接口电路、供电电路。复接板上布置1394接口电路、高速LVDS接口电路、时钟电路、 FPGA及其配置电路和高速串行器电路。 0007 通过印制板上的内部电连接器和底板上的电连接器实现以下连接关系：1553B接 口电路和1394总线接口电路分别与CPU控制电路互连。CPU控制电路、1394总线接口电路、 高速LVDS接口电路、低速LVDS接口电路、供电电路、时钟电路、高速串行器电路和FPGA的 配置电路均接入FPGA。 0008 每个印制板均为多层印制板。其中电子元器件分布在印制板的顶层和底层，中间 层由独立的电源层、地层和信号层组成。 0009 每个印制板。
13、中均有电源层和地层，电源层和地层相邻布置。且电源层相对地层向 说 明 书CN 102932699 A 2/6页 5 内缩20H，所述H为两相邻电源层与地层之间的介质厚度。 0010 所述印制导线的布局应满足： 0011 关键信号的印制导线所在层与地层相邻。同时对关键信号印制导线的走线采用蛇 形线的方式布线，使蛇形线平行部分的最小间距不小于4H，所述H为信号线距参考地平面 的高度。 0012 所述关键信号包括高速LVDS接口电路信号、高速串行器电路输入、输出信号及时 钟电路数字控制信号。 0013 所述楔形锁紧条包括导向杆、第一楔形条和第二楔形条，其中第一楔形条与第二 楔形条的中间加工有圆孔，用。
14、于安装导向杆，圆孔的直径大于导向杆的直径。导向杆的顶部 与第一楔形条固接，第一楔形条的侧面与边框固接。第一楔形条和第二楔形条相对的面为 相互配合的斜面。导向杆底部穿过第二楔形条的部分安装有螺母。 0014 在所述复接板的FPGA上方设置柔性导热垫，柔性导热垫上方安装导热条，导热条 延伸至壳体。 0015 所述柔性导热垫采用Gap Pad 3000S30。 0016 所述壳体的材料为铝合金，厚度为2.5mm。 0017 在所述印制板上抗辐射达不到设定要求的电子元器件的外面设置有钽盒，所述钽 盒为采用0.5mm的钽片制成的与电子元器件外形相适应的防护罩，钽盒与该电子元器件所 在插件的边框固接。 0。
15、018 在所述时钟电路的晶振下方铺设铜体，铜体通过两个以上过孔与地层相连，同时 保证其它信号线不穿过时钟电路的晶振所在平面。 0019 有益效果： 0020 （1）结构设计上 0021 整个装置在采用围框插件式结构和加工工艺的同时，采用楔形锁紧条对各插件进 行锁紧，提高了装置的抗力学性能。同时楔形锁紧条可保证各内引接插件可靠的电气连接、 降低接插件的接触电阻、提高整机的电气性能。 0022 上盖板采用整体式结构，使整机刚性有效地得到了提高，又消除了采用小面板结 构形式而存在的各个插件间的间隙，对提高整机电子设备的电磁兼容性、降低设备的搭接 电阻起了重要的作用。 0023 通过印制板上的加强筋减。
16、小了印制板的挠度，大大提高了印制板的刚性，保障在 空间力学环境下印制板上电子元器件能够可靠工作。 0024 （2）对于发热量较大的元器件FPGA增加了导热条，将FPGA的热量传至装置的壳体 处，达到热量的有效控制。 0025 （3）对印制板的板层及印制导线的合理布局，保证设备自身具备一定的抗电磁干 扰的能力，使其在规定的电磁环境下能够正常工作。 0026 （4）对于印制板上抗辐射指标达不到要求的电子元器件采用双面防护罩的方式进 行了必要的辐射防护，使带电粒子能及时泄放，不累积。 附图说明 0027 图1为本发明的星载多路高速复接装置的功能组成框图； 说 明 书CN 102932699 A 3/。
17、6页 6 0028 图2为星载多路高速复接装置的内部结构示意图； 0029 图3为单个插件的结构示意图； 0030 图4为楔形锁紧条的结构示意图 0031 图5为导热条的安装示意图。 0032 其中：1-上盖板，2-底板，3-插件，4-楔形锁紧条，5-壳体，6-边框，8-FPGA，9-柔 性导热垫，10-导热条，12-印制板，13-电子元器件，14-加强筋，15-导向杆，16-第一楔形 条，17-第二楔形条 具体实施方式 0033 下面结合附图并举实施例，对本发明进行详细描述。 0034 本实施例提供一种星载多路数据高速复接装置，能够实现对星载多路信号的高速 采集，且整个装置的可靠性高。 00。
18、35 本实施例提供的高速数据复接装置的功能电路包括1553B总线接口电路、1394总 线接口电路、高速LVDS接口电路、低速LVDS接口电路、CPU控制电路、高速串行器电路、FPGA 及FPGA的配置电路、供电电路和时钟电路，如图1所示。1553B总线接口电路、1394总线接 口电路、高速LVDS接口电路和低速LVDS接口电路提供复接装置与外部通讯的接口。 0036 其中1553B接口电路和1394总线接口电路分别与CPU控制电路互连；CPU控制电 路、1394总线接口电路、高速LVDS接口电路、低速LVDS接口电路、供电电路、时钟电路、高速 串行器电路和FPGA的配置电路均接入FPGA。其中。
19、供电电路为整个装置提供工作电源；时钟 电路为CPU和FPGA提供工作时钟；FPGA的配置电路属于FPGA的外围电路，用于存储FPGA 代码；FPGA用于接收多路数据，实现AOS协议。 0037 高速数据复接装置为围框插件式结构，如图2所示。具体包括壳体5和3个插件， 其中壳体5由前导轨板、后导轨板、左侧板、右侧板、底板2及上盖板1固接后形成；壳体5的 材料为铝合金，厚度为2.5mm。在前导轨板和后导轨板相对的端面上分别加工有3条垂直于 底板2的导轨槽，3个相互独立的插件3通过导轨槽插接在底板2上。在本实施例中上盖板 1采用整体式结构，使整机刚性有效地得到了提高，又消除了采用小面板结构形式而存在。
20、的 各个插件3间的间隙，对提高整机电子设备的电磁兼容性、降低设备的搭接电阻起了重要 的作用。 0038 插件3包括边框6、加强筋14、印制板12、电子元器件13和楔形锁紧条4，如图3 所示。其中印制板12的四周与边框6固接，为了提高整个装置的抗力学性能，使插件3与 壳体5紧密结合，消除接合面间的气隙，在边框6的两端与壳体5上的导轨槽相匹配的位置 设置楔形锁紧条4，楔形锁紧条4与边框6的宽度和与导向槽的宽度相匹配，采用楔形锁紧 条4能够将插件3紧密固定于设备机壳的导向槽内。采用楔形锁紧条4同时也提高插件3 与壳体5的接触面积，降低热阻利于传导散热，同时降低了结合面的接触电阻。在印制板12 上分别。
21、设置有横向加强筋14和纵向加强筋14，电子元器件13固定在印制板12上，力学敏 感器件靠近加强筋14或边框6排布。加强筋14的使用减小了线路板的挠度，大大提高了 线路板的刚性，保障了在力学环境下印刷线路板上的电子元器件13可靠地工作。 0039 所述楔形锁紧条4的结构如图4所示，楔形锁紧条4包括导向杆15、第一楔形条 16和第二楔形条17，其中第一楔形条16与第二楔形条17的中间加工有圆孔，用于安装导 说 明 书CN 102932699 A 4/6页 7 向杆15，其中圆孔的直径大于导向杆15的直径。导向杆15的顶部与第一楔形条16固接， 第一楔形条16的侧面与边框6固接导向杆15。第一楔形条。
22、16和第二楔形条17相对的面 为相互配合的斜面。导向杆15底部穿过第二楔形条17的部分安装有螺母，需要锁紧插件3 时，旋紧螺母，使第二楔形条17沿导向杆15朝第一楔形条16的方向滑动，由于两个楔形条 之间的接触面为相互配合的斜端面，产生相互作用力，使得第二楔形条17沿其宽度方向运 动，将印制板12插件3紧密固定在设备机壳的导向槽内，使印制板12在机壳内不会晃动。 而在维修时，只需反向拧动楔形锁紧条4上的螺钉，将第二楔形条17沿导向杆15向离开第 一楔形条16的方向滑动便可松开楔形锁紧条4，将印制板12插件3拔出。 0040 依据印制板12上电子元器件13的不同，将3个印制板12分为CPU板、供。
23、电及总 线板和复接板；其中CPU板上布置有CPU控制电路和低速LVDS接口电路；供电及总线板上 布置1553B总线接口电路、供电电路；复接板上布置1394接口电路、高速LVDS接口电路、时 钟电路、FPGA及其配置电路和高速串行器电路；通过每个印制板12上的内部电连接器和底 板2上的电连接器实现以下连接关系：1553B接口电路和1394总线接口电路分别与CPU控 制电路互连；CPU控制电路、1394总线接口电路、高速LVDS接口电路、低速LVDS接口电路、 供电电路、时钟电路、高速串行器电路和FPGA的配置电路均接入FPGA。 0041 各插件3在印制板12安装调试后，均采用有机硅凝胶灌封，提。
24、高了整机的抗振、抗 冲击能力以及阻尼去耦能力，同时有利于设备的防潮湿能力。 0042 为进一步提高高速数据复接装置的可靠性，满足在轨飞行要求，对整个装置进行 了散热设计、电磁兼容性（EMC）设计和抗空间环境设计。 0043 （1）散热设计 0044 高速数据复接装置的散热途径主要依靠辐射和传导两种方式。印制板12上电子 元器件13的一部分热功耗通过导热的方式传给印制板12，再通过印制板12传给壳体5；对 于发热量较大的电子元器件FPGA，为了保证其工作的可靠性，进行了如下设计：在FPGA8的 上方设置导热条10，导热条10延伸至壳体5。考虑到FPGA8的抗振性能，FPGA8与导热条 10之间不。
25、能直接接触，因此在FPGA8与导热条10之间安装柔性导热垫9，柔性导热垫9的 型号为GapPad 3000S30。这样即起到散热的作用，又提高了FPGA8的抗振性能，起到缓冲的 作用，如图5所示。 0045 （2）电磁兼容性设计 0046 装置的电磁兼容性设计是其长期、稳定、可靠运行的重要保障条件，要求抑制装置 的无用电磁发射，不影响其它设备正常工作，同时自身具备一定的抗干扰能力，在规定的电 磁环境下正常工作。高速数据复接装置的电磁兼容性设计遵照GJB151A等有关规定执行， 在设计中充分考虑诸如电路设计和元器件选用、滤波电路设计和瞬态干扰抑制、接地、屏 蔽、模块间搭接、印制板12的分层设计和。
26、布局等问题。 0047 印制板12层的布局 0048 印制板12电磁兼容性设计的开始阶段就是层的设置，层设计形式的不合理，就可 能产生诸多的噪声而形成EMI干扰和自身的EMC问题，所以合理的层布局十分重要。在本 实施例中CPU板为10层，供电及总线板为8层，复接板为10层，其中顶层和底层用于固定 电子元器件13，中间层用于布置印制导线。 0049 在对印制板12的各层进行布局时应遵循：每个印制板12中的电源层和地层相邻， 说 明 书CN 102932699 A 5/6页 8 这时由于电源层和地层均存在自身的特性阻抗，电源层的阻抗比地层高，将电源层与地层 相邻布置可形成耦合电容，并与印制板12上。
27、的去耦电容一起降低电源层的阻抗，同时获得 较宽的滤波效果。为减小电源层向空间辐射能量，电源层相对地层向内缩20H，此处H为相 邻电源层与地层之间介质的厚度，例如CPU板和复接板上电源层与地层的厚度为0.3mm，则 电源层相对地层向里内缩了6mm。 0050 本实施中采用电源层和地层分层设计，减小了供电线路的阻抗，从而减小了公共 阻抗干扰，提高了电路的抗噪声能力。采用专门地层，对信号线而言都有均匀接地面，信号 线的特性阻抗稳定，易匹配，减少了反射引起的波形畸变，同时加大了信号线和地线之间的 分布电容，减小了串扰。 0051 印制导线的布局 0052 印制板12上的高速信号、时钟等关键信号（如高速。
28、LVDS接口电路、高速串行器电 路及时钟 0053 电路的印制导线）与地层相邻布置，这样能形成最小的信号环路面积，从而减小辐 射。 0054 在印制板12线路布局中，应使印制导线的走线长度最短，且使环路面积最小，这 样有助于将辐射发射和辐射敏感程度降至最小。另外，缩短线路长度有助于减小线路阻抗， 且能降低其天线效应，防止其意外发射或接收电磁干扰物。 0055 由于CPU板和复接板均采用多层板，所以将高速信号如时钟、地址线、数据线均安 排在特定的板层，并适当增大线宽和线间距，以减少对其它信号的干扰。 0056 在本实施例中对关键信号的走线采用了蛇形线的方式布线，但蛇形布线会影响信 号的传输质量，。
29、也会影响信号完整性问题，为减小对时序和信号完整性的影响，在布线时使 蛇形线平行部分的最小间距至少为4H以上，这里H为信号线距参考地层的高度，并使平行 部分的长度尽可能的最小。 0057 时钟电路对设备的EMC会产生重要影响，这在以前各个型号的EMC试验中都有体 现，因此在设计印制板12时，为减小时钟电路的辐射发射，在时钟电路的晶振下方铺设铜 体，铜体通过多个过孔与地层相连，保证与地层有良好的电气连接，提供低的阻抗；并不让 其它信号线穿过铜体所在平面。 0058 对高速LVDS接口电路的板级走线进行严格控制，使LVDS的驱动器和接收器尽量 靠近接插件3，这样有助于确保来自印制板12的噪声不被拾取。
30、到差分线上，并且不会从印 制板12的互连电缆泄漏而成干扰印制板12的电磁干扰，还可以减少线路间的时滞时间。 0059 滤波 0060 滤波是抑制传导干扰、克服感应的有效措施。它把有用信号频谱以外的能量加以 抑制，既可以抑制干扰源的发射，又可以抑制干扰频谱对敏感电路、元器件的影响。电源线 是重要的传导干扰源，因而在电源输入端设计滤波电路，以降低电源线的传导发射，抑制尖 峰信号对电路的干扰。在具体电路设计时，电源与地之间设计使用滤波电容，在其电源和地 之间加适当的滤波电容，可以提高因关断造成大的电流变化时电路的抗噪声能力。 0061 壳体5抑制 0062 利用壳体5抑制EMI是常用的屏蔽方法。通常。
31、，金属阻挡层能有效地反射电场和 平面波，对磁场穿破影响很小。抑制磁场主要是靠吸收特性。屏蔽材料的反射特性通常随 说 明 书CN 102932699 A 6/6页 9 其表面导电率而增加，但随频率而减小。改善屏蔽材料的吸收特性，要涉及屏蔽物的厚度、 导电率、磁导率和入射场的频率等因素。 0063 本实施例中的高速数据复接装置采用了铝合金的壳体5，对电场或平面波有较好 的抑制作用，增大干涉损耗；同时金属材料具有足够的厚度，确保其在全频段提供良好的电 场屏蔽。同时设备的上盖板1采用整体构件，消除了采用小面板结构形式而存在的各个插 件3间的间隙，最大程度地减小了EMI泄漏。 0064 （3）抗空间环境。
32、设计 0065 高速数据复接装置将受到太阳电磁辐射、地球中性大气、地球电离层、地球磁场、 等离子体、空间带电粒子辐射、微流星体与轨道碎片、低重力、真空、热、污染等(可分为直 接环境和诱发环境)空间环境的影响。对其影响较大的空间辐射效应主要有：总剂量效应、 单粒子效应等，实际设计中需要考虑的有电离总剂量效应、单粒子翻转(SEU)和单粒子锁 定(SEL)。 0066 高速数据复接装置的壳体5材料为铝合金，厚度为2.5mm。高速数据复接装置所用 元器件除了BU-65170、TSB12LV32TPZEP、TSB41AB3IPFPEP、FIN1217MTDX和FIN1218MTDX，均 采用具有抗辐照指。
33、标的器件。 0067 在工程实现中针对没有抗辐照指标的元器件TSB12LV32TPZEP、TSB41AB3IPFPEP、 FIN1217MTDX和FIN1218MTDX，抗辐射指标达不到要求的器件BU-65170，采用双面防护罩的 方式进行必要的辐射防护。具体为：采用0.5mm的钽片制作成与元器件相适应的防护罩，并 将防护罩与外壳相连，使带电粒子能及时泄放，不能累积。 0068 综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。 凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的 保护范围之内。 说 明 书CN 102932699 A 1/4页 10 图1 说 明 书 附 图CN 102932699 A 10 2/4页 11 图2 说 明 书 附 图CN 102932699 A 11 3/4页 12 图3 说 明 书 附 图CN 102932699 A 12 4/4页 13 图4 图5 说 明 书 附 图CN 102932699 A 13 。