半导体装置.pdf

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1、(10)申请公布号 CN 102842576 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 2 5 7 6 A *CN102842576A* (21)申请号 201210201462.0 (22)申请日 2012.06.15 2011-138448 2011.06.22 JP H01L 27/02(2006.01) H01L 29/78(2006.01) (71)申请人半导体元件工业有限责任公司 地址美国亚利桑那州 (72)发明人大鹤雄三 武田安弘 杉原茂行 井上慎也 (74)专利代理机构北京市柳沈律师事务所 11105 代理人张劲松 (54) 发明名称 半导体装置。

2、 (57) 摘要 一种半导体装置，即使在以包围与指形状的 源电极、漏电极连接的各N型源极层、N型漏 极层的方式构成P型接触层的情况下，在施加 浪涌电压时各指部的寄生双极晶体管也均匀地接 通。以包围互相平行延伸的多个N型源极层 （9）、N型漏极层（8）的方式形成P型接触层 （10）。在N型源极层（9）上、N型漏极层（8） 上及向与N型源极层（9）延伸的方向垂直的方 向延伸的P型接触层（10）上分别形成金属硅化 物层（9a、8a、10a）。经由形成于在金属硅化物层 （9a、8a、10a）上堆积的层间绝缘膜（13）的接触孔 （14），形成与该各金属硅化物层连接的指形状的 源电极（15）、漏电极（16。

3、）及包围该指形状的各电 极的P型接触电极（17）。 (30)优先权数据 (51)Int.Cl. 权利要求书1页 说明书8页 附图7页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 8 页 附图 7 页 1/1页 2 1.一种半导体装置，其特征在于，具备： 第一导电型的半导体层，其由元件分离绝缘膜分离； 第二导电型的阱层，其形成于所述半导体层的表面； 多个第二导电型的体层，其在所述阱层的表面互相向平行方向延伸； 第一导电型的源极层及第一导电型的漏极层，其交互形成于所述多个体层的表面； 第二导电型的接触层，其以包围所述源极层、所述漏极层的方式形成于与所述元。

4、件分 离绝缘膜邻接的区域的所述阱层及所述体层的表面； 栅电极，其横跨在所述源极层与所述漏极层的之间的所述体层及所述阱层上，经由栅 极绝缘膜形成； 金属硅化物层，其形成于所述源极层、所述漏极层及所述接触层中的向与所述源极层 延伸的方向垂直的方向延伸的区域的该接触层各自的表面； 指形状的源电极、漏电极及包围该源电极、漏电极形成的接触电极，其经由形成于在所 述金属硅化物层上所堆积的层间绝缘膜的接触孔，与所述各金属硅化物层分别连接。 2.如权利要求1所述的半导体装置，其特征在于，在向与所述源极层延伸的方向平行 的方向延伸的所述接触层上的所述层间绝缘膜上也形成所述接触孔，所述接触层经由所述 接触孔与所述。

5、接触电极连接。 3.如权利要求2所述的半导体装置，其特征在于，向与所述源极层延伸的方向平行的 方向延伸的所述接触层仅形成于在形成于所述层间绝缘膜的所述接触孔露出的区域及其 附近的所述体层或所述阱层的表面。 4.如权利要求3所述的半导体装置，其特征在于，在与所述元件分离绝缘膜邻接的区 域的所述接触孔及其附近以外的区域的所述体层或所述阱层，与所述接触层及所述接触电 极连接的第一导电型的放电层向与所述源极层平行的方向延伸形成。 5.如权利要求1所述的半导体装置，其特征在于，与将与所述源极层延伸的方向平行 的方向的两边延伸的所述接触层邻接形成的是所述源极层。 6.如权利要求1所述的半导体装置，其特征在。

6、于，所述半导体层为形成于第二导电型 的半导体衬底上的第一导电型的外延层，该外延层在所述元件分离绝缘膜的下方由第二导 电型的分离层分离成多个区域。 权 利 要 求 书CN 102842576 A 1/8页 3 半导体装置 技术领域 0001 本发明涉及一种半导体装置，特别是涉及一种由ESD保护特性优异的MOS晶体管 构成的ESD保护元件。 背景技术 0002 LDMOS晶体管与IGBT一样，与双极型的功率晶体管相比切换特性优异，另外，特 性也稳定且容易使用，因此，广泛用于DCDC转换器等开关电源或照明设备的倒相电路、 电动机的倒相电路等。另外，LDMOS是横向双扩散金属氧化物半导体（Latera。

7、l Double Diffused Metal Oxide Semiconductor）的简称，是指横向双扩散栅极MOS。另外，ESD是 静电放电（ElectroStatic Discharge）的简称，是指静电放电。 0003 目前，作为ESD对策提出有装入半导体装置的保护电路的各种半导体装置。例如， 典型地如图8所示，通过在输入输出端子50和电源线51之间连接PN结二极管52，在输入 输出端子50和接地线53之间连接PN结二极管54，在电源线51和接地线53之间连接PN 结二极管55，由此进行内部电路56的保护。 0004 但是，由于高速化等要求，伴随构成元件微型化的发展，半导体装置的抗静。

8、电破坏 性能变弱，采用更适当的ESD保护元件是必不可少的。在成为ESD被保护元件的功率晶体 管采用LDMOS晶体管的情况下，从利用后述的寄生双极晶体管的骤回特性等观点出发，有 时ESD保护元件采用MOS晶体管。 0005 图7表示由驱动电路36和两个串联连接的ESD被保护元件即功率NLDMOS晶体管 30、31构成的系统配置于电源34和接地线之间的例子。ESD保护元件将源电极和连接栅电 极的MOS晶体管32、33串联连接，如同图所示，配置于电源36和接地线之间。 0006 NLDMOS晶体管30、31的连接部和ESD保护元件32、33的连接部互相连接，成为输 出端子35。在该情况下，以ESD保。

9、护元件的MOS晶体管32、33的骤回电压V t1 比ESD被保 护元件的功率NLDMOS晶体管30、31的骤回电压V T1 小的方式进行设计。 0007 在向漏电极施加由大的正的静电引起的浪涌电压时，从ESD保护元件侧的MOS晶 体管32或33中放出浪涌电流，这是为了保护作为ESD被保护元件的功率NLDMOS晶体管 30、31。 0008 另外，对于骤回电压后面进行叙述，但是，在向输入输出端子等施加大的静电的浪 涌电压时，成为该静电开始向接地线等放出的触发电压。在专利文献1公开有在将MOS型 晶体管作为ESD保护元件的情况下，降低其骤回电压，改进ESD保护特性的内容。 0009 专利文献1：（。

10、日本）特开平6177328号公报 0010 通常，在ESD被保护元件即功率NLDMOS晶体管中，形成与N型源极层并列的P 型接触层，将成为背栅的P型体层的电位固定于N型源极层的电位。其结果是，即使在 N型漏极层附近由于雪崩击穿而产生的空穴流向N型源极层侧，该空穴也会被P型接 触层吸收，P型体层的电位上升较小，能够阻止将N型源极层设定为发射极、将P型体层 设定为基极、将N型漏极层设定为集电极的寄生双极晶体管接通。 说 明 书CN 102842576 A 2/8页 4 0011 与此相对，作为ESD保护元件的MOS晶体管如后所述利用如下的现象，即、当比漏 极源极间耐压BV DS 大的正的静电引起的。

11、浪涌电压施加于漏电极上时，由于雪崩击穿而在 N型漏极层附近产生空穴，且该空穴流向N型源极层侧，使P型体层的电位上升至规定 值以上，由此，使上述寄生双极晶体管接通。 0012 因此，P型接触层需要形成难以吸收在与N型源极层邻接的P型体层上集中 的空穴这样的构造、或在远离N型源极层的位置形成。通过这样的构成，ESD保护元件的 寄生双极晶体管接通，经由ESD保护元件可使静电向接地线等放出。其结果，保护ESD被保 护元件不受正的静电的浪涌电压影响。 0013 在ESD保护元件中，P型接触层作为向漏电极施加大的负的静电时的静电的放 电路径而发挥作用。因此，不需要将P型接触层并列配置于N型源极层，而以包围。

12、包含 远离该N型源极层的漏极区域的MOS晶体管的周边区域的方式进行配置。 0014 以包围保护元件即MOS晶体管的周边区域的方式配置P型接触层的结果是，所 述空穴难以流向P型接触层，在N型源极层的附近的P型体层集中，提高了该P型体层 的电位。因此，所述寄生双极晶体管接通，能够使正的静电引起的浪涌电流快速地向接地线 等放出。 0015 但是，在ESD保护元件采用多个源电极和漏电极在各自的电极间配置成指状（指 形状）的指形状电极的情况下，有时在接近MOS晶体管的P型接触层的周边区域部分的指 部分寄生双极晶体管未接通，不能充分发挥ESD保护元件的作用。 0016 这是由于能够流入N型源极层的空穴向P。

13、型接触层流出，由接近P型接触 层的周边部分的N型源极层、P型体层、N型漏极层形成的寄生双极晶体管难以接通。 0017 即使在由接近包围MOS晶体管的周边区域的P型接触层的指部的N型源极 层、P型体层、N型漏极层构成的寄生双极晶体管中，实现充分接通的ESD保护元件也成为 课题。 发明内容 0018 本发明的半导体装置，其特征在于，具备：第一导电型的半导体层，其由元件分离 绝缘膜分离；第二导电型的阱层，其形成于所述半导体层的表面；多个第二导电型的体层， 其在所述阱层的表面互相向平行方向延伸；第一导电型的源极层及第一导电型的漏极层， 其交互形成于所述多个体层的表面；第二导电型的接触层，其以包围所述源。

14、极层、所述漏极 层的方式形成于与所述元件分离绝缘膜邻接的区域的所述阱层及所述体层的表面；栅电 极，其横跨在所述源极层与所述漏极层的之间的所述体层及所述阱层上，经由栅极绝缘膜 形成；金属硅化物层，其形成于所述源极层、所述漏极层及所述接触层中的向与所述源极层 延伸的方向垂直的方向延伸的区域的该接触层各自的表面；指形状的源电极、漏电极及包 围该源电极、漏电极形成的接触电极，其经由形成于在所述金属硅化物层上所堆积的层间 绝缘膜的接触孔，与所述各金属硅化物层分别连接。 0019 另外，本发明的半导体装置的特征在于，在向与所述源极层延伸的方向平行的方 向延伸的所述接触层上的所述层间绝缘膜上也形成所述接触孔。

15、，所述接触层经由所述接触 孔与所述接触电极连接。 0020 另外，本发明的半导体装置的特征在于，向与所述源极层延伸的方向平行的方向 说 明 书CN 102842576 A 3/8页 5 延伸的所述接触层仅形成于在形成于所述层间绝缘膜的所述接触孔露出的区域及其附近 的所述体层或所述阱层的表面。 0021 另外，本发明的半导体装置的特征在于，在与所述元件分离绝缘膜邻接的区域的 所述接触孔及其附近以外的区域的所述体层或所述阱层，与所述接触层及所述接触电极连 接的第一导电型的放电层向与所述源极层平行的方向延伸形成。 0022 另外，本发明的半导体装置的特征在于，与将与所述源极层延伸的方向平行的方 向的。

16、两边延伸的所述接触层邻接形成的是所述源极层。 0023 另外，本发明的半导体装置的特征在于，所述半导体层为形成于第二导电型的半 导体衬底上的第一导电型的外延层，该外延层在所述元件分离绝缘膜的下方由第二导电型 的分离层分离成多个区域。 0024 根据本发明的半导体装置，由与指形状电极的各指部的源电极、漏电极连接的各 N型源极层、N型漏极层及P型体层形成的寄生双极晶体管均匀地接通，因此，改进了 ESD保护特性。 附图说明 0025 图1（A）（C）是本实施方式的半导体装置的平面图及其P型接触层部分的剖 面图； 0026 图2是本实施方式的半导体装置的主要部分的剖面图及表示寄生双极晶体管的 动作的图。

17、； 0027 图3（A）（C）是比较例的半导体装置的平面图及其P型接触层部分的剖面图； 0028 图4是比较例的半导体装置的主要部分的剖面图及表示寄生双极晶体管的动作 的图； 0029 图5是表示本实施方式的半导体装置和比较例的半导体装置各自的TLP电流与 TLP电压的关系的图表； 0030 图6（A）（C）是其它实施方式的半导体装置的平面图及其P型接触层部分的 剖面图； 0031 图7是表示作为被保护元件的功率LDMOS晶体管和作为保护元件的MOS晶体管的 配置的ESD保护电路的电路图； 0032 图8是利用现有的通常的PN结二极管的ESD保护电路的电路图。 0033 符号说明 0034 1。

18、：P型半导体衬底 2：N型埋层 3：N型外延层 4：P型分离层 5：元件分 离绝缘膜 6：P型阱层 7：P型体层 8：N型漏极层 9：N型源极层 10：P型接 触层 8a、9a、10a：硅化钛层 11：栅极绝缘 12：栅电极12a：掺杂多晶硅层 12b：钛多 晶硅层 13：层间绝缘膜 14：接触孔 15：源电极16：漏电极 17：P型接触电极 18： N型放电层 20：LDD层 21：侧衬垫 30、31：功率NLDMOS晶体管 32、33：ESD保护元件 34：电源35：输出端子 36：电源 50：输入输出端子 51：电源线 52、54、55：保护二极 管 56：内部电路 具体实施方式 说 明。

19、 书CN 102842576 A 4/8页 6 0035 下面，基于图1图5对本实施方式的ESD保护元件即MOS晶体管的特征进行说 明。图1（A）是本实施方式的ESD保护元件的平面图，图1（B）是图1（A）的AA线的 剖面图，图1（C）是BB线的剖面图。另外，图2是图1（A）的CC线的主要部分剖面 图。 0036 另外，图3（A）是比较例的ESD保护元件的平面图，图3（B）是图3（A）的DD 线的剖面图，图3（C）是EE线的剖面图。图4是图3（A）的FF线的主要部分剖面 图。 0037 如图2所示，本实施方式的作为ESD保护元件的MOS晶体管在P型半导体衬底1 上堆积N型外延层3，在两者的边界。

20、形成N型埋层2。N型外延层3通过P型分离层4 及元件分离绝缘膜5分离成多个活性区域。 0038 在其中的一活性区域形成有P型阱层6，在该P型阱层6上沿平行方向延伸分别 形成有多个P型体层7。在各P型体层7上交互形成有N型源极层9和N型漏极层8。 因此，N型源极层9和N型漏极层8成为分别沿平行方向延伸并分别配置多个的构成。 0039 通常，P型体层7包围N型源极层9而形成。在本实施方式中，通过形成包围 N型漏极层8的P型体层7，使漏极源极间的雪崩击穿电压BV DS 降低，减小保护元件的 骤回电压V t1 。另外，也可以不形成P型体层7，而直接在P型阱层6上形成N型源极层9 和N型漏极层8。 00。

21、40 在N型源极层9、N型漏极层8上分别形成有硅化钛（TiSi 2 ）层9a、8a。另外， 在夹持于N型漏极层8及N型源极层9和栅电极12的P型体层7上，通过将以规定方 法形成于栅电极12的侧壁上的侧衬垫21作为掩膜并离子注入杂质，形成N-型半导体层即 LDD（Lightly Doped Drain）层20。 0041 如图1（A）、图2所示，在元件分离绝缘膜5的附近的P型体层7或P型阱层6上 以包围多个N型源极层9、N型漏极层8的结构形成P型接触层10。在夹持于N型 源极层9和N型漏极层8的P型体层7及P型阱层6上，经由栅极绝缘膜11，如图1（A） 所示整体形成梳状的栅电极12。 0042 。

22、栅电极12采用下层掺杂有磷（P）等的掺杂多晶硅层12a，且上层为硅化钛（TiSi 2 ） 层12b等的多层构造结构，实现栅极电阻的降低。 0043 在包含栅电极12等的半导体衬底1上所堆积的层间绝缘膜13上形成有接触孔 14，经由该接触孔14形成有与N型源极层9上的硅化钛（TiSi 2 ）层9a连接的由铝（Al） 等构成的源电极15、与N型漏极层8上的硅化钛（TiSi 2 ）层8a连接的漏电极16。 0044 如图1（A）所示，源电极15和漏电极16构成互相进入对方间的指形状电极。栅 电极12引出至源电极15的引出部的下方，经由形成于层间绝缘膜13的未图示的接触孔14 在未图示的元件分离绝缘膜。

23、5上与源电极15连接。 0045 包围多个N型源极层9、N型漏极层8的P型接触层10在向与指形状的源 电极15等垂直的方向延伸的两边上，如图1（C）所示，在P型接触层10上形成有硅化 钛（TiSi 2 ）10a，其上覆盖层间绝缘膜13。经由形成于该层间绝缘膜13的接触孔14形成与 P型接触层10上的硅化钛（TiSi 2 ）层10a连接的由铝（Al）等构成的P型接触电极17。 P型接触电极17与源电极15连接。 0046 与此相对，如图1（A）、图1（B）所示，在向与指形状的源电极15等平行的方向延 说 明 书CN 102842576 A 5/8页 7 伸的两边的P型接触层10上未形成硅化钛（T。

24、iSi 2 ）层，在覆盖其上的层间绝缘膜13上未 形成接触孔14。在层间绝缘膜13上形成P型接触电极17。该P型接触电极17与向 与指形状的源电极15等垂直的方向延伸的P型接触电极17连接。 0047 或者，向与指形状的源电极15等平行的方向延伸的P型接触电极17经由形成 于P型接触层10上的层间绝缘膜13的未图示的接触孔14与P型接触层10连接。在 该情况下，未图示的接触孔14的数量比与指形状的源电极15等垂直的方向的P型接触 层10上的层间绝缘膜13上形成的接触孔14的数量少。 0048 这样，本实施方式的特征在于，在由四边构成的P型接触层10内，在与指形状的 源电极15等平行的方向的两边。

25、部分未形成硅化钛（TiSi 2 ）层，且在覆盖其上的层间绝缘膜 13上未形成接触孔14，或者，仅形成比与指形状的源电极15等垂直的方向的P型接触层 10上的接触孔14的数量少的接触孔14。 0049 与图3、图4所示的比较例进行对比说明本实施方式的ESD保护元件的特征。在比 较例中，在与指形状的源电极15等平行的方向的两边的P型接触层10上，也与垂直方向 同样地形成硅化钛（TiSi 2 ）层10a，且经由覆盖其上的层间绝缘膜13上形成的多个接触孔 14，形成与硅化钛（TiSi 2 ）层10a连接的P型接触电极17。 0050 图3（A）的比较例的平面图为本实施方式的平面图即将与图1（A）的指形。

26、状的源 电极15等平行的方向的两边的P型接触层10的结构设定为与源电极15等垂直的方向 的两边的P型接触层10的结构相同。因此，以比较例的图3（A）的DD线所表示的剖 面图即图3（B）和以EE线所表示的剖面图即图3（C）均为与图1（C）相同的结构。 0051 在图2、图4中简化示意地表示向输出端子即漏电极16施加正的静电引起的浪涌 电压V P 的情况下的ESD保护元件即MOS晶体管的动作状态。源电极15、栅电极12和P型 接触电极17成为一体与接地线连接。在两图中，由于能够理解发明即可，因此，源电极15、 漏电极16仅分别显示出两根。 0052 若向漏电极16施加比漏极源极间耐压BV DS 大。

27、的正的静电引起的浪涌电压V P ，则 从N型漏极层8和P型体层7的接合面向双方扩展的耗尽层引起雪崩击穿，N型源极 层9和N型漏极层8之间流过反向电流。虽然电子从N型源极层9流入耗尽层，但该 电子通过耗尽层内的强电场加速而变为热电子状态。 0053 该热电子作用于在N型漏极层8的附近的耗尽层内构成半导体衬底的格栅而产 生多个空穴、电子对。虽然这样产生的多个电子流入高电位的N型漏极层8，但是，多个空 穴朝向低电位的N型源极层9的方向流动。用包围示意地表示空穴。 0054 如图2、图4所示，例如在左侧的N型漏极层8的附近的耗尽层所形成的空穴流 向该N型漏极层8的两侧的低电位的N型源极层9，来自在右端。

28、以不完整的形状表示的 N型漏极层8的附近的空穴也流向其左侧的N型源极层9。其结果是在各自的N型 源极层8的周围集中多个空穴，提高了该部分的P型体层7的电位。 0055 从N型漏极层8向与P型接触层10邻接的N型源极层9流动且在该部分 的N型源极层9的周围集中的一部分空穴流向与该空穴相比障壁低的P型接触层10。 因此，该部分的N型源极层9的附近的P型体层7的电位下降。 0056 但是，在图2所示的本实施方式的ESD保护元件中，在P型接触层10上不存在 硅化钛（TiSi 2 ）层10a，另外，在覆盖P型接触层10的层间绝缘膜13上未形成接触孔14。 说 明 书CN 102842576 A 6/8页。

29、 8 0057 因此，流向P型接触层10的空穴经过与硅化钛（TiSi 2 ）层10a相比电阻高的P 型接触层10内流至与指形状的源电极15等垂直配置的两边的P型接触层10区域，经过 硅化钛（TiSi 2 ）层10a，经由形成于层间绝缘膜13的接触孔14流向低电阻的P型接触电 极17，向之后的接地线流出。 0058 即，向P型接触层10流出的空穴只有穿过与指形状的源电极15等平行配置的 具有比较大的电阻的长的P型接触层10才能向接地线流出。因此，甚至从与P型接触 层10邻接的N型源极层9周边的P型体层，阻止空穴向P型接触层流出。在远离P 型接触层10的N型源极层9的周边集中的空穴几乎不向P型接触。

30、层10流出。 0059 因此，将各指部的N型源极层9设定为发射极，将P型体层设定为基极，将N 型漏极层8设定为集电极的各寄生双极晶体管均等地接通，流动大的骤回电流。其结果，可 将正的静电引起的浪涌电压快速地向接地线放出。 0060 与此相对，如图4所示，在比较例的情况下，在与N型源极层9邻接的P型接触 层10，与指形状的源电极15等垂直配置的P型接触层10相同，在其表面上形成低电阻的 硅化钛（TiSi 2 ）层10a。另外，在覆盖其上的层间绝缘膜13上形成多个接触孔14，经由该接 触孔形成与硅化钛（TiSi 2 ）层10a连接的低电阻的P型接触电极17。 0061 因此，从N型漏极层8的附近的。

31、耗尽层流向低电位的N型源极层9的空穴在 该N型源极层9的附近的P型体层未集中，而流入障壁相对于空穴低的P型接触层10。 该空穴经过电阻低的硅化钛（TiSi 2 ）层10a，并经由接触孔14流过电阻更低的P型接触 电极17，向接地线放出。 0062 即，在比较例的情况下，至相对于空穴的流动的接地线的电阻较低，因此，流入与 P型接触层10邻接的N型源极层9的周边的空穴几乎都流入P型接触层10，该部分 的上述寄生双极晶体管未接通。流入配置于远离P型接触层10的位置的同图的右侧方 向的N型源极层9的周边的空穴的一部分也向P型接触层10流出，该部分的寄生双极 晶体管也未接通，或者为接通状态延迟。 006。

32、3 其结果是正的静电向接地线的放出延迟，可产生不能充分保护作为被保护元件的 功率LDMOS晶体管被静电破坏这样的事态。 0064 图5中，横轴显示TLP电压、纵轴显示TLP电流来表示本实施方式的ESD保护元件 和比较例的ESD保护元件的ESD保护特性的比较。TLP是传输线脉冲（Transmission Line Pulse）的简称，是通过放出蓄积于同轴电缆的电荷而得到的振幅窄的脉冲。 0065 在图5中，代替正的不规则施加的静电引起的浪涌电压，利用能够人为产生的TLP 电压，比较ESD保护特性。通过TLP评价法并使用该脉冲直至10A左右的大电流都不会破 坏ESD保护电路，能够评价TLP电压TL。

33、P电流特性。 0066 若向保护元件即LDMOS晶体管的漏电极16施加比其漏极源极间耐压BV DS 大的 TLP电压，则雪崩电流作为TLP电流流过漏电极16和源电极15之间。若TLP电流增大从 而漏极源极间电压V DS 达到规定电压Vt，则上述寄生双极晶体管接通，引起骤回现象，漏 极源极间电压V DS 降至规定电压V H 。 0067 将寄生双极晶体管接通的电压Vt称为骤回电压，将电压V H 称为保持电压。保持 电压V H 大致相当于上述寄生双极晶体管的发射极集电极间的耐压V CER 。 0068 然后，虽然TLP电流再次增大，但在比较例的情况下，上述寄生双极晶体管在与周 说 明 书CN 10。

34、2842576 A 7/8页 9 边的P型接触层10邻接的N型源极层9部分未接通，而在位于比其更靠内侧的N型 源极层9部分也未接通或比中心部分的N型源极层9部分延迟接通。因此，以如用同图 的b所示的平缓的梯度只增大了骤回电流即TLP电流，在TLP电流It1以上时，热破坏ESD 保护元件。 0069 与此相对，如图1（B）所示，本实施方式的ESD保护元件在周边部的P型接触层 10上未形成低电阻的硅化钛（TiSi 2 ）层10a，也未形成能够与形成于覆盖其的层间绝缘膜 13上的P型接触电极17连接的接触孔14。 0070 因此，即使在与P型接触层10邻接的N型源极层9部分，在该N型源极层9 的附近。

35、也能集中空穴，因此，该部分的P型体层的电位升高，寄生双极晶体管接通。骤回电 流即TLP电流如同图a所示，以比比较例更陡峭的梯度增大。 0071 即，本实施方式的ESD保护元件比比较例的ESD保护元件的热破坏电流It2还大， 能够流过很多TLP电流。实际上在大的正的静电引起的浪涌电压向漏电极16施加的情况 下，本实施方式的ESD保护元件可比比较例的ESD保护元件更快地将静电向接地线等放出。 0072 因此，与比较例的情况相比，可更快地保护ESD被保护元件即功率LDMOS晶体管不 受静电影响。 0073 另外，在对漏电极16施加负的大的静电引起的浪涌电压的情况下，经过正向偏压 即P型接触层10，静。

36、电向接地线放出。在该情况下，如图1（B），在P型接触层10上不 存在硅化钛（TiSi 2 ）层10a，在覆盖P型接触层10上的层间绝缘膜13上未形成接触孔14 的情况下，向P型接触层10流出的负的静电经过比较大的电阻向接地线放出。 0074 即，有时产生大的负的静电未快速地向接地线放出这样的问题。为了处理该问题， 如图1（A）所示，在与指形状的源电极15等平行的两边的P型接触层10部分的层间绝 缘膜13上也形成未图示的接触孔14，经由该接触孔14连接P型接触层10和P型接触 电极17即可。这是因为将由低电阻的铝（Al）等构成的P型接触电极17作为放电路径 能够将负的静电向接地线放出。 0075。

37、 在该情况下，上述空穴的向接地线的流出路径的电阻也降低，因此，在与P型接 触层10邻接的区域的N型源极层9的周边集中的空穴容易流向该P型接触层10，因此， 需要注意。为了阻止空穴流向该P型接触层10，需要将接触孔14相对于该部分的P型 接触层10的数量设定为比与指形状的源电极15等垂直的P型接触层10部分的接触孔 的数量少。 0076 即，需要以提高空穴到达低电阻的P型接触电极17的电阻的方式将接触孔14 的数量调节为适当的数量，来取得正、负静电引起的浪涌电压的对策的平衡。 0077 在该情况下，也可以不连续形成与指形状的源电极15等平行的P型接触层10， 而仅在形成接触孔14的位置及其附近的。

38、P型阱层6的表面间断性地形成。流入不连续的 P型接触层10的之间的P型阱层6等的空穴流过比P型接触层10的电阻大的P型阱 层6等，限制了空穴向该P型接触层10的流出量。 0078 另外，在仅在接触孔14及其附近的P型阱层6等上形成P型接触层10的情况 下，也可以在未形成该P型接触层10的P型阱层6等的表面形成与该P型接触层10 连接且向与指形状的源电极15等平行的方向延伸的N型放电层18。N型放电层18经 由形成于层间绝缘膜13的接触孔14与P型接触电极17连接。 说 明 书CN 102842576 A 8/8页 10 0079 图6（A）表示这样的保护元件的平面图，图6（B）表示图6（A）的。

39、GG线的剖 面图，图6（C）表示HH线的剖面图。除与指形状的源电极15等平行的P型接触层10 的结构之外，其它与图1相同。 0080 P型接触层10的形成处较少，因此，流向P型接触层10的空穴也与P型接 触层10同样地流入低电位的N型放电层18的周边。此时，N型放电层18的附近的P 型阱层6等的电位变高，将N型放电层18设定为发射极、将P型阱层6等设定为基极、将 N型漏极层8设定为集电极的寄生双极晶体管接通，使正的静电向接地线流出的放电路 径增加。 0081 另外，在本实施方式中，对ESD保护元件为N型的MOS晶体管的情况进行了说明， 但不用说只要在本发明请求的范围内则也可以同样适用于P型的M。

40、OS晶体管的情况。 说 明 书CN 102842576 A 10 1/7页 11 图1 说 明 书 附 图CN 102842576 A 11 2/7页 12 图2 说 明 书 附 图CN 102842576 A 12 3/7页 13 图3 说 明 书 附 图CN 102842576 A 13 4/7页 14 图4 说 明 书 附 图CN 102842576 A 14 5/7页 15 图5 说 明 书 附 图CN 102842576 A 15 6/7页 16 图6 说 明 书 附 图CN 102842576 A 16 7/7页 17 图7 图8 说 明 书 附 图CN 102842576 A 17 。