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1、(10)申请公布号 CN 102842595 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 2 5 9 5 A *CN102842595A* (21)申请号 201110165239.0 (22)申请日 2011.06.20 H01L 29/06(2006.01) H01L 29/78(2006.01) H01L 21/336(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3# (72)发明人王桂磊 李春龙 赵超 李俊峰 (74)专利代理机构北京蓝智辉煌知识产权代理 事务所(普通合伙) 11345 代理人陈红 (5。
2、4) 发明名称 半导体器件及其制造方法 (57) 摘要 本发明公开了一种半导体器件，包括：衬底、 形成在衬底上的绝缘隔离层、形成在所述绝缘隔 离层中的第一有源区层和第二有源区层，其特征 在于，所述第一有源区层和/或第二有源区层的 载流子迁移率高于所述衬底的载流子迁移率。依 照本发明的半导体器件及其制造方法，使用了不 同于衬底材料的有源区，提高了沟道区载流子迁 移率，从而大幅提高了器件的响应速度，增强了器 件的性能。此外，不同于已有的STI制造工序，本 发明先形成STI后填充形成有源区，避免了STI中 出现孔洞的问题，提高了器件的可靠性。 (51)Int.Cl. 权利要求书2页 说明书6页 附图。
3、3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 3 页 1/2页 2 1.一种半导体器件，包括：衬底、形成在衬底上的绝缘隔离层、形成在所述绝缘隔离层 中的第一有源区层和第二有源区层，其特征在于，所述第一有源区层和/或第二有源区层 的载流子迁移率高于所述衬底的载流子迁移率。 2.如权利要求1所述的半导体器件，其中，所述第一有源区层的空穴迁移率高于所述 衬底的空穴迁移率，所述第二有源区层的电子迁移率高于所述衬底的电子迁移率。 3.如权利要求2所述的半导体器件，其中，所述衬底为硅，所述第一有源区层为锗，所 述第二有源区层为InSb。 4.如。
4、权利要求3所述的半导体器件，其中，所述第二有源区层与所述衬底之间还具有 缓冲层，所述缓冲层材质为GaAs或GaN。 5.如权利要求1所述的半导体器件，其中，所述第一和第二有源区层上形成有栅极绝 缘层和栅极材料层构成的栅极堆叠，所述栅极堆叠两侧的有源区层内形成有源漏区，所述 源漏区上形成有源漏接触。 6.如权利要求5所述的半导体器件，其中，所述栅极材料层为多晶硅、金属、金属氮化 物及其组合。 7.如权利要求5所述的半导体器件，其中，所述栅极绝缘层为高k材料，且所述栅极绝 缘层不含所述衬底和/或所述有源区层的氧化物。 8.如权利要求1所述的半导体器件，其中，所述衬底和所述绝缘隔离层之间还具有衬 垫。
5、层。 9.如权利要求8所述的半导体器件，其中，所述衬底层为氮化硅或氧化硅。 10.一种半导体器件的制造方法，包括： 在衬底上形成绝缘隔离层； 在所述绝缘隔离层中形成第一绝缘隔离层沟槽； 在所述第一绝缘隔离层沟槽中形成第一有源区层； 在所述绝缘隔离层中形成第二绝缘隔离层沟槽； 在所述第二绝缘隔离层沟槽中形成第二有源区层； 在所述第一和第二有源区层中和其上形成半导体器件结构； 其特征在于，所述第一和/或第二有源区层的载流子迁移率高于所述衬底的载流子迁 移率。 11.如权利要求10所述的半导体器件的制造方法，其中，所述第一有源区层的空穴迁 移率高于所述衬底的空穴迁移率，所述第二有源区层的电子迁移率高。
6、于所述衬底的电子迁 移率。 12.如权利要求11所述的半导体器件的制造方法，其中，所述衬底为硅，所述第一有源 区层为锗，所述第二有源区层为InSb。 13.如权利要求12所述的半导体器件的制造方法，其中，形成第二绝缘隔离层沟槽之 后在其中形成缓冲层，所述缓冲层材质为GaAs或GaN。 14.如权利要求10所述的半导体器件的制造方法，其中，在形成绝缘隔离层之后还包 括在衬底上形成衬垫层，所述衬底层为氮化硅或氧化硅。 15.如权利要求10所述的半导体器件的制造方法，其中，通过HDP、LPCVD或SACVD方 法在所述衬底上沉积氧化硅以形成所述绝缘隔离层。 权 利 要 求 书CN 102842595。
7、 A 2/2页 3 16.如权利要求10所述的半导体器件的制造方法，其中，在所述绝缘隔离层上形成掩 模图形，以该掩模图形为掩模蚀刻所述绝缘隔离层以形成所述第一和/或第二绝缘隔离层 沟槽，直至露出衬底。 17.如权利要求16所述的半导体器件的制造方法，其中，过蚀刻所述绝缘隔离层直至 蚀刻衬底的上表面。 18.如权利要求10所述的半导体器件的制造方法，其中，通过ALD、RPCVD、UHVCVD或 MBE方法在所述绝缘隔离层沟槽中外延沉积第一有源区层或第二有源区层。 权 利 要 求 书CN 102842595 A 1/6页 4 半导体器件及其制造方法 技术领域 0001 本发明涉及一种半导体器件及其。
8、制造方法，特别是涉及一种被STI包围的高迁移 率材料作为沟道的半导体器件及其制造方法。 背景技术 0002 随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。 在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别 是载流子迁移率等等，如下表1所示。 0003 表1 0004 0005 由表1可见，在上述这些可能的衬底材料中，Ge具有最高的空穴迁移率以及较高 的电子迁移率，因此可以使得由其作为沟道区的PMOS性能最佳以及NMOS性能较佳，使用 Ge作为半导体器件的衬底将大大增强载流子迁移率，因而能制造更快的大规模集成电路 (LSIC)。同理地，使用。
9、InSb作为NMOS沟道区可以使得NMOS性能最大化，同时InSb的PMOS 性能也较佳。 0006 此外，由表1可见，Ge、GaAs还具有与Si材料相近的晶格常数，因此能较容易地集 成在半导体工艺中常用的Si衬底上，使得无需对于工艺做出很大改进就能制造性能更佳 的半导体器件，提升了性能的同时还降低了成本。而InAs、InSb晶格常数与Si材料有一定 差距，使用时需要增加晶格常数与S i近似的过度层或缓冲层，可以是GaAs、GaN等等。 0007 半导体器件及其集成电路设计中，对于制作在衬底中的多个器件之间的绝缘隔 离，往往采用浅沟槽隔离(STI)。已知的STI的制备方法包括先在衬底中蚀刻出沟。
10、槽，然后 采用化学气相沉积(CVD)等方法向形成的沟槽中沉积例如为氧化物的绝缘膜。随着器件尺 寸缩小，相应的STI的深宽比也越来越大，氧化物绝缘膜的台阶覆盖性越来越差，也即在较 窄的沟槽上边缘氧化物绝缘膜可能较早接合而其下方的沟槽尚未完全填充，这使得STI中 存在孔洞或空隙，使得器件绝缘性能降低，可靠性变差。 0008 总而言之，当前的STI包围的Si沟道的半导体器件性能较低可靠性较差，需要进 一步提高沟道区载流子迁移率以及消除STI孔洞，以提高半导体器件电学性能和可靠性。 说 明 书CN 102842595 A 2/6页 5 发明内容 0009 因此，本发明的目的在于进一步提高沟道区载流子迁。
11、移率以及消除STI孔洞，以 提高半导体器件电学性能和可靠性。 0010 本发明提供了一种半导体器件，包括：衬底、形成在衬底上的绝缘隔离层、形成在 所述绝缘隔离层中的第一有源区层和第二有源区层，其特征在于，所述第一有源区层和/ 或第二有源区层的载流子迁移率高于所述衬底的载流子迁移率。 0011 其中，所述第一有源区层的空穴迁移率高于所述衬底的空穴迁移率，所述第二有 源区层的电子迁移率高于所述衬底的电子迁移率。其中，所述衬底为硅，所述第一有源区层 为锗，所述第二有源区层为InSb。其中，所述第二有源区层与所述衬底之间还具有缓冲层， 所述缓冲层材质为GaAs或GaN。 0012 其中，所述第一和第二。
12、有源区层上形成有栅极绝缘层和栅极材料层构成的栅极堆 叠，所述栅极堆叠两侧的有源区层内形成有源漏区，所述源漏区上形成有源漏接触。其中， 所述栅极材料层为多晶硅、金属、金属氮化物及其组合。其中，所述栅极绝缘层为高k材料， 且所述栅极绝缘层不含所述衬底和/或所述有源区层的氧化物。 0013 其中，所述衬底和所述绝缘隔离层之间还具有衬垫层。其中，所述衬底层为氮化硅 或氧化硅。 0014 本发明还提供了一种半导体器件的制造方法，包括：在衬底上形成绝缘隔离层； 在所述绝缘隔离层中形成第一绝缘隔离层沟槽；在所述第一绝缘隔离层沟槽中形成第一 有源区层；在所述绝缘隔离层中形成第二绝缘隔离层沟槽；在所述第二绝缘隔。
13、离层沟槽中 形成第二有源区层；在所述第一和第二有源区层中和其上形成半导体器件结构；其特征在 于，所述第一和/或第二有源区层的载流子迁移率高于所述衬底的载流子迁移率。 0015 其中，所述第一有源区层的空穴迁移率高于所述衬底的空穴迁移率，所述第二有 源区层的电子迁移率高于所述衬底的电子迁移率。其中，所述衬底为硅，所述第一有源区层 为锗，所述第二有源区层为InSb。其中，形成第二绝缘隔离层沟槽之后在其中形成缓冲层， 所述缓冲层材质为GaAs或GaN。 0016 其中，在形成绝缘隔离层之后还包括在衬底上形成衬垫层，所述衬底层为氮化硅 或氧化硅。 0017 其中，通过HDP、LPCVD或SACVD方法。
14、在所述衬底上沉积氧化硅以形成所述绝缘隔 离层。 0018 其中，在所述绝缘隔离层上形成掩模图形，以该掩模图形为掩模蚀刻所述绝缘隔 离层以形成所述第一和/或第二绝缘隔离层沟槽，直至露出衬底。其中，过蚀刻所述绝缘隔 离层直至蚀刻衬底的上表面。 0019 其中，通过ALD、RPCVD、UHVCVD或MBE方法在所述绝缘隔离层沟槽中外延沉积第一 有源区层或第二有源区层。 0020 依照本发明的半导体器件及其制造方法，使用了不同于衬底材料的有源区，提高 了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，不同 于已有的STI制造工序，本发明先形成STI后填充形成有源区，避免了ST。
15、I中出现孔洞的问 题，提高了器件的可靠性。 说 明 书CN 102842595 A 3/6页 6 0021 本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内 得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。 附图说明 0022 以下参照附图来详细说明本发明的技术方案，其中： 0023 图1A、2A、3A、4A、5A、6A、7A、8A分别显示了依照本发明的半导体器件制作方法各 步骤的剖面示意图；以及 0024 图1B、2B、3B、4B、5B、6B、7B、8B分别显示了依照本发明的半导体器件制作方法各 步骤的顶面示意图。 具体实施方式 0025 。
16、以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了STI包围高迁移率薄膜材料沟道的半导体器件及其制造方法。需要指出的 是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等 可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或 工艺步骤的空间、次序或层级关系。 0026 首先，参照图1A及图1B，在衬底上形成衬垫层和绝缘隔离层。衬底10可以是体 Si、绝缘层上Si(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge(GeOI)，也可以是 SiGe、GaAs、GaN等化合物半导体衬底，还可以是蓝。
17、宝石、SiC、AlN等绝缘衬底，衬底的选择 依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半 导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考 虑，优选体硅或SOI作为衬底10的材料。在衬底10上通过CVD等常规工艺沉积形成衬垫 层20，其材质可以是氧化物、氮化物或氮氧化物，具体例如氮化硅(Si 3 N 4 或SiNx，其中x为 12)或氧化硅(SiO或SiO 2 )。衬垫层20用于稍后刻蚀的停止层，以保护衬底10，其厚度 依照刻蚀工艺需要而设定。随后在衬垫层20上沉积形成绝缘隔离层30，其材质例如为氧 化硅、特别是二氧化硅，沉。
18、积方式可以是低压化学气相沉积(LPCVD)、次常压化学气相沉积 (SACVD)、高密度等离子化学气相沉积(HDP)等等，选择合适的压力及温度以控制均匀性、 台阶覆盖性和沉积速度。绝缘隔离层30用作衬底10上多个半导体器件之间的绝缘隔离， 也即传统的STI的填充物，其厚度依照绝缘隔离需要而设定。值得注意的是，虽然附图1A 的剖面图以及附图1B的顶视图中，衬底10、衬垫层20以及绝缘隔离层30面积相等，但是实 际制造中也可以依照版图设计而仅在有源区或晶片(wafer)的中心区附近形成上述基础 结构，以下各步骤均相似，不再赘述。 0027 其次，参照图2A及图2B，在绝缘隔离层上形成第一掩模图形。在。
19、绝缘隔离层30上 形成掩模层并图案化该掩模层以形成第一掩模图形40A。掩模层可以是光刻胶，通过例如旋 涂等方式涂敷至绝缘隔离层30上，然后通过曝光、显影等光刻步骤形成光刻胶的第一掩模 图形40A。掩模层也可以是例如氮化硅的硬掩模层，在其上形成光刻胶软掩模后刻蚀形成第 一硬掩模图形40A。如附图2B所示，第一掩模图形40A与将要形成的第一有源区(稍后标 注为50A)互补，也即掩模图形围绕有源区而留有多个暴露绝缘隔离层30的掩模图形开口 41A，掩模图形40A下方的绝缘隔离层30的部分将用于稍后形成STI，因此掩模图形40A的 说 明 书CN 102842595 A 4/6页 7 宽度依照STI宽。
20、度需要而设定。 0028 再次，参照附图3A及3B，以掩模图形为掩模刻蚀形成第一绝缘隔离层沟槽。形成 掩模图形40及其掩模图形开口41之后，对暴露在第一掩模图形开口41A内的部分绝缘隔 离层30以及衬垫层20进行蚀刻，形成第一绝缘隔离层沟槽42A。其中，绝缘隔离沟槽42A 依据其上的掩模图形不同而相应的成为用于PMOS的第一绝缘隔离沟槽42A。绝缘隔离层 留下的其余部分用作器件的绝缘隔离结构，也即相当于现有技术的STI。绝缘隔离层30为 氧化硅时，可以采用稀的氢氟酸来湿法蚀刻，也可以采用例如碳氟基、SF 6 或NF 3 的等离子体 (还可掺有O 2 、HBr、Cl 2 等)干法蚀刻。蚀刻直至露。
21、出衬底10为止。也可以稍微过蚀刻，例 如对衬底10过蚀刻深度为110nm，以便粗化衬底10的上表面，有利于稍后Ge膜的形成。 0029 随后，参照附图4A及4B，在第一绝缘隔离层沟槽中形成第一有源区层。形成第一 绝缘隔离层沟槽42A之后，去除掩模图形40，并湿法清洁暴露出的衬底10的表面以避免杂 质影响稍后的外延生长。掩模图形40为光刻胶时，可采用丙酮和芳香族的有机溶剂或者硫 酸和双氧水的无机溶剂来去除光刻胶掩模图形40，也可以采用氧等离子体干法刻蚀去除。 掩模图形40为氮化硅时，可以采用热磷酸去除。对于衬底10，可以采用湿法清洁，清洁剂可 包括氨水、双氧水、去离子水、稀盐酸、稀硫酸、稀氢氟酸。
22、、稀硝酸、胆碱、卡若斯酸、臭氧化水 等等及其组合。随后，再通过高温烘烤去除表面水汽以及C杂质后，在第一绝缘隔离层沟槽 42A中外延沉积第一有源区层50A，其材质不同于衬底10，载流子尤其是空穴载流子的迁移 率高于衬底10，用于制作PMOS。在本发明的实施例中第一有源区层50A的材料为Ge，优选 为纯Ge膜，此外依照表1还可以选择GaAs、InAs、InSb以及SiGe等等。外延沉积可采用减 压化学气相沉积(RPCVD)、超高真空化学气相沉积(UHVCVD)、分子束外延(MBE)等等。沉积 优选为低温沉积，温度范围为250至600。可以在原料气中掺杂HCl等气体以提高外延 的选择性，也即使得有源。
23、区层仅在第一绝缘隔离沟槽42A内沉积而不在绝缘隔离层30上沉 积。外延沉积形成第一有源区层50A之后，采用化学机械研磨(CMP)和/或湿法清洁来去 除多余的有源区层材料以控制第一有源区层50A的形态，也即去除高于绝缘隔离层30的那 一部分。 0030 接着，参照附图5A及5B，在绝缘隔离层上形成第二掩模图形。在绝缘隔离层30上 形成掩模层并图案化该掩模层以形成第二掩模图形40B。掩模层可以是光刻胶，通过例如旋 涂等方式涂敷至绝缘隔离层30上，然后通过曝光、显影等光刻步骤形成光刻胶的第二掩模 图形40B。掩模层也可以是例如氮化硅的硬掩模层，在其上形成光刻胶软掩模后刻蚀形成第 一硬掩模图形40A。。
24、如附图5B所示，第二掩模图形40B与将要形成的第二有源区(稍后标 注为50B)互补，也即掩模图形围绕有源区而留有多个暴露绝缘隔离层30的掩模图形开口 41B，掩模图形40B下方的绝缘隔离层30的部分将用于稍后形成STI，因此掩模图形40B的 宽度依照STI宽度需要而设定。 0031 再次，参照附图6A及6B，以第二掩模图形为掩模刻蚀形成第二绝缘隔离层沟槽。 形成掩模图形40B及其掩模图形开口41B之后，对暴露在第二掩模图形开口41B内的部分 绝缘隔离层30以及衬垫层20进行蚀刻，形成第二绝缘隔离层沟槽42B。其中，绝缘隔离沟 槽42B依据其上的掩模图形不同而相应的成为用于NMOS的第二绝缘隔离。
25、沟槽42B。绝缘 隔离层留下的其余部分用作器件的绝缘隔离结构，也即相当于现有技术的STI。绝缘隔离 层30为氧化硅时，可以采用稀的氢氟酸来湿法蚀刻，也可以采用例如碳氟基、SF 6 或NF 3 的 说 明 书CN 102842595 A 5/6页 8 等离子体(还可掺有O 2 、HBr、Cl 2 等)干法蚀刻。蚀刻直至露出衬底10为止。也可以稍微 过蚀刻，例如对衬底10过蚀刻深度为110nm，以便粗化衬底10的上表面，有利于稍后高 迁移率材料膜的形成。 0032 随后，参照附图7A及7B，在第二绝缘隔离层沟槽中形成第二有源区层。形成第二 绝缘隔离层沟槽42B之后，去除掩模图形40，并湿法清洁暴露。
26、出的衬底10的表面以避免杂 质影响稍后的外延生长。掩模图形40为光刻胶时，可采用丙酮和芳香族的有机溶剂或者硫 酸和双氧水的无机溶剂来去除光刻胶掩模图形40，也可以采用氧等离子体干法刻蚀去除。 掩模图形40为氮化硅时，可以采用热磷酸去除。对于衬底10，可以采用湿法清洁，清洁剂 可包括氨水、双氧水、去离子水、稀盐酸、稀硫酸、稀氢氟酸、稀硝酸、胆碱、卡若斯酸、臭氧化 水等等及其组合。随后，再通过高温烘烤去除表面水汽以及C杂质后，在第二绝缘隔离层 沟槽42B中沉积第二有源区层50B，其材质不同于衬底10，载流子尤其是电子载流子的迁 移率高于衬底10，用于制作NMOS。在本发明的实施例中第二有源区层50。
27、B的材料为III-V 族化合物或II-VI族化合物，依照表1可以选择GaAs、InAs、InSb以及SiGe等等，优选为 InSb。沉积可采用原子层沉积(ALD)、减压化学气相沉积(RPCVD)、超高真空化学气相沉积 (UHVCVD)、分子束外延(MBE)等等。沉积优选为低温沉积，温度范围为250至600。可 以在原料气中掺杂HCl等气体以提高外延的选择性，也即使得有源区层仅在第二绝缘隔离 沟槽42B内沉积而不在绝缘隔离层30上沉积。外延沉积形成第二有源区层50B之后，采用 化学机械研磨(CMP)和/或湿法清洁来去除多余的有源区层材料以控制第二有源区层50B 的形态，也即去除高于绝缘隔离层30。
28、的那一部分。此外，由于第二有源区层50B的材质晶 格常数可能大于衬底10的Si材质的晶格常数，可以在沉积第二有源区层50B之前在第二 绝缘隔离层沟槽42B中先沉积过渡层或缓冲层(图中未示出)，其材质的晶格常数介于两者 之间，例如为GaAs或GaN。 0033 最后，参照附图8A及8B，在有源区内形成器件结构。本发明实施例以CMOS为例， 可以在第一有源区层50A和第二有源区层50B上先依次沉积形成栅极绝缘层61、栅极材料 层62、例如为氮化硅的盖层(未示出)；然后光刻/刻蚀形成栅极堆叠结构，以栅极堆叠结 构顶端的盖层为掩模进行第一次离子注入，在有源区50内形成低掺杂的源漏区，掺杂类型 视PMO。
29、S/NMOS类型而不同；接着在栅极两侧沉积、刻蚀形成栅极隔离侧墙63；以栅极隔离侧 墙63为掩模进行第二次离子注入，在有源区50内形成重掺杂的源漏区，最终形成源漏区64 为具有轻掺杂源漏结构(LDD)的重掺杂区，源漏区64之间为器件的沟道区；在源漏区64上 形成源漏接触65。形成CMOS器件结构的工艺先后顺序为本领域公知，可以先形成PMOS的 第一器件结构，也可以先形成NMOS的第二器件结构。其中，栅极绝缘层61、栅极材料层62 的材料可依据PMOS/NMOS不同而相应做出调整，以便得到所需要的功函数从而控制阈值电 压。 0034 最终形成的器件结构如图8A所示，在衬底10上具有绝缘隔离层30。
30、，绝缘隔离层 30中具有第一有源区层50A和第二有源区层50B，其中第一有源区层50A和/或第二有源 区层50B的载流子迁移率高于衬底10的载流子迁移率，在有源区层50中以及在其上形成 有半导体器件结构，包括：有源区层50中具有器件的源漏区64，有源区层50上具有栅极绝 缘层61、栅极材料层62、栅极隔离侧墙63，源漏区64上具有源漏接触65。其中，栅极绝缘 层61材质优选为高介电常数材料(高K材料，例如介电常数k大于3.9)，例如SiN、AlN、 说 明 书CN 102842595 A 6/6页 9 AlHfN等氮化物，例如Al 2 O 3 、Ta 2 O 5 、TiO 2 、ZnO、ZrO。
31、 2 、HfO 2 、CeO 2 、Y 2 O 3 等金属氧化物，又例如 PZT(PbZr x Ti 1-x O 3 )、BST(Ba x Sr 1-x TiO 3 )等钙钛矿相氧化物，也可以以上所有这些材料的组合， 例如层叠或混合。值得注意的是，栅极绝缘层61与有源区的Ge之间不含衬底10和/或有 源区层50的氧化物，也即不含氧化硅和/或氧化锗，即零界面层(Zero Interface)用来提 升高k材料的性能。栅极材料层62的材质例如是多晶硅，也可以是Al、Au、W、Ta、Ti等金 属和/或这些金属的氮化物，还可以多晶硅、金属、金属氮化物的组合，例如层叠或混杂。其 中可对多晶硅掺杂或者选择。
32、合适功函数的金属材料，以控制器件的阈值电压。源漏接触65 的材质可以是Al、Au、W、Ta、Ti等金属和/或金属氮化物，还可以是NiSi、WSi等金属硅化 物以进一步降低接触电阻、源漏串联电阻。 0035 虽然本发明实施例中所举的半导体器件结构为硅衬底上以锗膜作为有源区、沟道 区的MOSFET，但是本发明也可以适用于以其他材料为有源区或衬底的双极晶体管、MESFET、 HEMT、二极管等等其他半导体器件，只要其器件结构以及制造方法中包含本发明的载流子 迁移率高于衬底的有源区以及环绕有源区的绝缘隔离层。此外，虽然本发明实施例仅举出 了PMOS有源区用Ge材料，但是对于例如NMOS等其他器件，也可。
33、以采取III-V族化合物作 为有源区，例如GaAs、GaN等等。此外，虽然本发明实施例是先制作PMOS沟道区后制作NMOS 沟道区，但是也可与之相反地先NMOS后PMOS，或者也可以沉积某一种材料之后进行不同离 子注入以形成不同的晶格常数和/或载流子迁移率。此外，虽然本发明举例中先各自形成 PMOS、NMOS沟道区之后再制作相应的器件结构，但是也可以先形成PMOS沟道区以及源漏 区、栅极之后，再形成NMOS沟道区以及相应的源漏区、栅极。 0036 依照本发明的半导体器件及其制造方法，使用了不同于衬底材料的有源区，提高 了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，。
34、不同 于已有的STI制造工序，本发明先形成STI后填充形成有源区，避免了STI中出现孔洞的问 题，提高了器件的可靠性。 0037 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。 说 明 书CN 102842595 A 1/3页 10 图1A 图1B 图2A图2B 图3A 图3B 说 明 书 附 图CN 102842595 A 10 2/3页 11 图4A 图4B 图5A 图5B 图6A 图6B 说 明 书 附 图CN 102842595 A 11 3/3页 12 图7A 图7B 图8A 图8B 说 明 书 附 图CN 102842595 A 12 。