记忆体结构及其制造方法.pdf

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1、(10)申请公布号 CN 102842581 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 2 5 8 1 A *CN102842581A* (21)申请号 201110183996.0 (22)申请日 2011.06.21 H01L 27/115(2006.01) H01L 29/792(2006.01) H01L 29/423(2006.01) H01L 21/8247(2006.01) (71)申请人旺宏电子股份有限公司 地址中国台湾新竹科学工业园区力行路16 号 (72)发明人程政宪 (74)专利代理机构北京中原华和知识产权代理 有限责任公司 11019 代。

2、理人寿宁 张华辉 (54) 发明名称 记忆体结构及其制造方法 (57) 摘要 本发明是有关于一种记忆体结构及其制造方 法。该记忆体结构，包括记忆胞，而记忆胞包括下 列构件。第一栅极设置于基底上。堆叠结构包括 设置于第一栅极上的第一介电结构、通道层、第二 介电结构与第二栅极、设置于第一介电结构中的 第一电荷储存结构、及设置于第二介电结构中第 二电荷储存结构。其中，第一电荷储存结构与第二 电荷储存结构中的至少一者包括实体上分离设置 的两个电荷储存单元。第一介电层设置于堆叠结 构两侧的第一栅极上。第一源极与漏极及第二源 极与漏极设置于第一介电层上且位于通道层的两 侧。因此本发明可以解决由第二位元效应。

3、所造成 的读取错误，并降低由二次热电子所造成的程序 化干扰。 (51)Int.Cl. 权利要求书2页 说明书8页 附图8页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 8 页 附图 8 页 1/2页 2 1.一种记忆体结构，其特征在于其包括一记忆胞，该记忆胞包括： 一第一栅极，设置于一基底上； 一堆叠结构，包括： 设置于该第一栅极上的一第一介电结构、一通道层、一第二介电结构与一第二栅极； 一第一电荷储存结构，设置于该第一介电结构中；及 一第二电荷储存结构，设置于该第二介电结构中，其中该第一电荷储存结构与该第二 电荷储存结构中的至少一者包括实体上分离设。

4、置的两个电荷储存单元； 一第一介电层，设置于该堆叠结构两侧的该第一栅极上；以及 一第一源极与漏极及一第二源极与漏极，设置于该第一介电层上且位于该通道层的两 侧。 2.根据权利要求1所述的记忆体结构法，其特征在于其中所述的第一电荷储存结构与 该第二电荷储存结构皆为实体上分离设置的两个电荷储存单元。 3.根据权利要求1所述的记忆体结构法，其特征在于其中所述的第一电荷储存结构为 单一个电荷储存单元，该第二电荷储存结构为实体上分离设置的两个电荷储存单元。 4.根据权利要求1所述的记忆体结构法，其特征在于其中所述的第一电荷储存结构为 实体上分离设置的两个电荷储存单元，该第二电荷储存结构为单一个电荷储存单。

5、元。 5.根据权利要求1所述的记忆体结构法，其特征在于其中当该记忆体结构包括多个记 忆胞时，该些记忆胞堆叠设置。 6.一种记忆体结构的制造方法，其特征在于其包括以下步骤： 在一基底上形成一第一栅极； 在该第一栅极上形成一堆叠结构，且该堆叠结构包括： 设置于该第一栅极上的一第一介电结构、一通道层、一第二介电结构与一第二栅极； 一第一电荷储存结构，设置于该第一介电结构中，且包括实体上分离设置的两个第一 电荷储存单元；以及 一第二电荷储存结构，设置于该第二介电结构中，且包括实体上分离设置的两个第二 电荷储存单元； 在该堆叠结构两侧的该第一栅极上形成一第一介电层；以及 在该第一介电层上形成位在该通道层。

6、两侧的一第一源极与漏极及一第二源极与漏极。 7.根据权利要求6所述的记忆体结构的制造方法，其特征在于其中所述的第一栅极的 形成方法包括离子植入法或化学气相沉积法。 8.根据权利要求6所述的记忆体结构的制造方法，其特征在于其中所述的堆叠结构的 形成方法包括： 在该第一栅极上依序形成一第二介电材料层、一半导体材料层、一第三介电材料层与 一栅极材料层； 图案化该第二介电材料层、该半导体材料层、该第三介电材料层与该栅极材料层，而在 该第一栅极上依序形成一第二介电层、该通道层、一第三介电层与该第二栅极； 移除该第二介电层的两侧部分与该第三介电层的两侧部分，而在该通道层与该第一栅 极之间形成两个第一开口，。

7、且在该第二栅极与该通道层之间形成两个第二开口； 在该些第一开口的表面与该些第二开口的表面上形成一第四介电层；以及 权 利 要 求 书CN 102842581 A 2/2页 3 在该第四介电层上形成填入该些第一开口的该些第一电荷储存单元与填入该些第二 开口的该些第二电荷储存单元。 9.根据权利要求6所述的记忆体结构的制造方法，其特征在于其中所述的第一源极与 漏极及该第二源极与漏极的形成方法包括： 在该第一介电层上形成一导体层，且该导体层覆盖该堆叠结构；以及 移除部分该导体层，而形成位于该通道层两侧的该第一源极与漏极及该第二源极与漏 极，且该第一源极与漏极、该第二源极与漏极与该通道层的厚度实质上相。

8、同。 10.根据权利要求6所述的记忆体结构的制造方法，其特征在于更包括在该第一源极 与漏极及该第二源极与漏极上形成位于该第二栅极两侧的一第五介电层。 权 利 要 求 书CN 102842581 A 1/8页 4 记忆体结构及其制造方法 技术领域 0001 本发明涉及一种记忆体结构及其制造方法，特别是涉及一种具有多个实体上分离 的电荷储存单元的记忆体结构及其制造方法。 背景技术 0002 记忆体是设计用来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越 来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在 各式的记忆体产品中，非挥发性记忆体，例如可电擦除可程序化。

9、只读记忆体(Electrically Erasable Programmable Read Only Memory，EEPROM)允许多次的资料程序化、读取及擦除 操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，可电擦除可程 序化只读记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。 0003 典型的可电擦除且可程序化只读记忆体是以掺杂的多晶硅制作浮置栅极 (floating gate)与控制栅极(control gate)。当记忆体进行程序化(program)时，注入 浮置栅极的电子会均匀分布于整个多晶硅浮置栅极之中。然而，当多晶硅浮置栅极下方的 穿隧氧化层有缺陷存在。

10、时，就容易造成元件的漏电流，影响元件的可靠度。 0004 因此，为了解决可电擦除可程序化只读记忆体漏电流的问题，目前现有习知的一 种方法是采用含有非导体的电荷储存层的栅极结构来取代多晶硅浮置栅极。以电荷储存层 取代多晶硅浮置栅极的另一项优点是，在元件程序化时，仅会将电子局部性地储存在接近 源极或漏极上方的电荷储存层中。因此，在进行程序化时，可以分别对堆叠式栅极一端的源 极区与控制栅极施加电压，而在接近于源极区的电荷储存层中产生高斯分布的电子，并且 也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压，而在接近于漏极区的电荷储 存层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极/漏极。

11、区所施加电 压，可以在单一的电荷储存层之中存在两群具有高斯分布的电子、单一群具有高斯分布的 电子或是不存在电子。因此，此种以电荷储存层取代浮置栅极的快闪记忆体，可以在单一的 记忆胞之中写入四种状态，为一种单一记忆胞二位元(2bits/cell)储存的快闪记忆体。 0005 然而，随着半导体元件积集度(integrity)的增加，非挥发性记忆体的尺寸也不 断地微缩。由于栅极长度(gate length)的微缩让同一记忆胞中的左右两个电荷储存单元 越来越靠近，而导致严重的第二位元效应(second bit effect)的问题，因此容易产生读取 错误。此外，由于源极区与漏极区的微缩，使源极区与漏极。

12、区阻挡不了由程序化选定的记忆 胞所产生的二次热电子(secondary hot electron)，从而造成二次热电子注入到相邻的记 忆胞中，进而产生程序化干扰(program disturbance)的问题，因而降低了记忆体元件的可 靠度。 0006 由此可见，上述现有的记忆体结构及其制造方法在产品结构、制造方法与使用上， 显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫 不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及 方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因 说 明 书CN 1028425。

13、81 A 2/8页 5 此如何能创设一种新的记忆体结构及其制造方法，实属当前重要研发课题之一，亦成为当 前业界极需改进的目标。 发明内容 0007 本发明的的目的在于，克服现有的记忆体结构存在的缺陷，而提供一种新的记忆 体结构，所要解决的技术问题是使其可以解决由第二位元效应所造成的读取错误，非常适 于实用。 0008 本发明的另一目的在于，克服现有的记忆体结构存在的缺陷，而提供一种新的记 忆体结构的制造方法，所要解决的技术问题是使其可以降低由二次热电子所造成的程序化 干扰，从而更加适于实用。 0009 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的一种记忆体结构，包。

14、括记忆胞，而记忆胞包括下列构件。第一栅极设置于基底上。堆叠结 构包括设置于第一栅极上的第一介电结构、通道层、第二介电结构与第二栅极、设置于第一 介电结构中的第一电荷储存结构、及设置于第二介电结构中第二电荷储存结构。其中，第一 电荷储存结构与第二电荷储存结构中的至少一者包括实体上分离设置的两个电荷储存单 元。第一介电层设置于堆叠结构两侧的第一栅极上。第一源极与漏极及第二源极与漏极设 置于第一介电层上且位于通道层的两侧。 0010 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 0011 前述的记忆体结构，其中所述的第一电荷储存结构与第二电荷储存结构例如皆为 实体上分离设置的两个电荷。

15、储存单元。 0012 前述的记忆体结构，其中所述的第一电荷储存结构例如是单一个电荷储存单元， 第二电荷储存结构例如是实体上分离设置的两个电荷储存单元。 0013 前述的记忆体结构，其中所述的第一电荷储存结构例如是实体上分离设置的两个 电荷储存单元，第二电荷储存结构例如是单一个电荷储存单元。 0014 前述的记忆体结构，其中当记忆体结构包括多个记忆胞时，这些记忆胞堆叠设置。 0015 本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的 一种记忆体结构的制造方法，包括下列步骤。首先，在基底上形成第一栅极。接着，在第一 栅极上形成堆叠结构。堆叠结构包括设置于第一栅极上的第一介电结。

16、构、通道层、第二介电 结构与第二栅极、设置于第一介电结构中的第一电荷储存结构、及设置于第二介电结构中 第二电荷储存结构。其中，第一电荷储存结构包括实体上分离设置的两个第一电荷储存单 元，且第二电荷储存结构包括实体上分离设置的两个第二电荷储存单元。然后，在堆叠结构 两侧的第一栅极上形成第一介电层。接下来，在第一介电层上形成位在通道层两侧的第一 源极与漏极及第二源极与漏极。 0016 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 0017 前述的记忆体结构的制造方法，其中所述的第一栅极的形成方法例如是离子植入 法或化学气相沉积法。 0018 前述的记忆体结构的制造方法，其中所述的堆。

17、叠结构的形成方法可包括下列步 骤。首先，在第一栅极上依序形成第二介电材料层、半导体材料层、第三介电材料层与栅极 材料层。接着，图案化第二介电材料层、半导体材料层、第三介电材料层与栅极材料层，而在 说 明 书CN 102842581 A 3/8页 6 第一栅极上依序形成第二介电层、通道层、第三介电层与第二栅极。然后，移除第二介电层 的两侧部分与第三介电层的两侧部分，而在通道层与第一栅极之间形成两个第一开口，且 在第二栅极与通道层之间形成两个第二开口。接下来，在第一开口的表面与第二开口的表 面上形成第四介电层。之后，在第四介电层上形成填入第一开口的第一电荷储存单元与填 入第二开口的第二电荷储存单元。

18、。 0019 前述的记忆体结构的制造方法，其中所述的第一源极与漏极及第二源极与漏极的 形成方法可包括下列步骤。首先，在第一介电层上形成导体层，且导体层覆盖堆叠结构。接 着，移除部分导体层，而形成位于通道层两侧的第一源极与漏极及第二源极与漏极，且第一 源极与漏极、第二源极与漏极与通道层的厚度例如是实质上相同。 0020 前述的记忆体结构的制造方法，更可包括在第一源极与漏极及第二源极与漏极上 形成位于第二栅极两侧的第五介电层。 0021 本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明 记忆体结构及其制造方法至少具有下列优点及有益效果： 0022 本发明提出的记忆体结构由于第。

19、一电荷储存结构与第二电荷储存结构中的至少 一者包括实体上分离设置的两个电荷储存单元，因此可解决由第二位元效应所造成的读取 错误，并且可降低由二次热电子所造成的程序化干扰。 0023 此外，本发明的所提出之记忆体结构的制造方法可与现行工艺进行整合，因此能 够有效地降低工艺复杂度。 0024 综上所述，本发明是有关于一种记忆体结构及其制造方法。该记忆体结构，包括记 忆胞，而记忆胞包括下列构件。第一栅极设置于基底上。堆叠结构包括设置于第一栅极上 的第一介电结构、通道层、第二介电结构与第二栅极、设置于第一介电结构中的第一电荷储 存结构、及设置于第二介电结构中第二电荷储存结构。其中，第一电荷储存结构与第。

20、二电荷 储存结构中的至少一者包括实体上分离设置的两个电荷储存单元。第一介电层设置于堆叠 结构两侧的第一栅极上。第一源极与漏极及第二源极与漏极设置于第一介电层上且位于通 道层的两侧。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实 用的新设计。 0025 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。 附图说明 0026 图1A至图1H是本发明的第一实施例的记忆体结构的制造流程的剖面图。 0027 图2是图1H的。

21、俯视图 0028 图3及图4分别是本发明的第二实施例及第三实施例的记忆体结构的剖面图。 0029 图5是本发明的第四实施例的记忆体结构的剖面图。 0030 100：基底 0031 102、118：栅极 0032 104：介电材料层 0033 106：半导体材料层 说 明 书CN 102842581 A 4/8页 7 0034 108、124、140、158：介电材料层 0035 110：栅极材料层 0036 112、116、142、148、160：介电层 0037 114：通道层 0038 120、122：开口 0039 126：电荷储存材料层 0040 128、130、132、134：电荷储。

22、存单元 0041 136、136、138、138：电荷储存结构 0042 144、144、146、146：介电结构 0043 150：堆叠结构 0044 152：导体层 0045 154、156：源极与漏极 0046 162：连接导线 0047 164：字元线 0048 166：记忆胞 0049 168：隔离结构 0050 170：通道接出线 0051 172、174、176、178：介电层 具体实施方式 0052 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合 附图及较佳实施例，对依据本发明提出的记忆体结构及其制造方法其具体实施方式、结构、 方法、步骤、特征及其功效，。

23、详细说明如后。 0053 有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实 施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定 目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考 与说明之用，并非用来对本发明加以限制。 0054 图1A至图1H是本发明的第一实施例的记忆体结构的制造流程的剖面图。 0055 请参阅图1A所示，首先，在基底100上形成栅极102。栅极102例如是N型掺杂 区，而基底100例如是P型基底。N型的栅极102与P型的基底100为相反的掺杂型态，因 此具有阻挡电荷在其间流通的功效。在另一实施例中。

24、，基底100也可具有在N型井区(未 绘示)中的P型井区(未绘示)，而使栅极102形成于基底100的P型井区上。当栅极102 为N型掺杂区时，栅极102的形成方法例如是利用离子植入法在基底100中植入掺质所形 成。 0056 在另一实施例中，栅极102可为掺杂多晶硅栅极。当栅极102为掺杂多晶硅栅极 时，更可形成在基底100与栅极102之间形成隔离介电层，以隔离基底100与栅极102。 0057 接着，在栅极102上依序形成介电材料层104、半导体材料层106、介电材料层108 与栅极材料层110。介电材料层104的材料例如是氧化硅。半导体材料层106的材料例如 是磊晶硅、多晶硅或非晶硅。介电材。

25、料层108的材料例如是氧化硅。栅极材料层110的材 说 明 书CN 102842581 A 5/8页 8 料例如是掺杂多晶硅或金属等导体材料。介电材料层104、半导体材料层106、介电材料层 108与栅极材料层110的形成方法例如是化学气相沉积法或物理气相沉积法。 0058 然后，请参阅图1B所示，图案化介电材料层104、半导体材料层106、介电材料层 108与栅极材料层110，而在栅极102上依序形成介电层112、通道层114、介电层116与栅 极118。介电材料层104、半导体材料层106、介电材料层108与栅极材料层110的图案化方 法例如是对上述膜层进行微影工艺与蚀刻工艺而形成。 00。

26、59 接下来，请参阅图1C所示，移除介电层112的两侧部分与介电层116的两侧部分， 而在通道层114与栅极102之间形成开口120，且在栅极118与通道层114之间形成开口 122。部分介电层112与部分介电层116的移除方法例如是湿式蚀刻法。 0060 之后，请参阅图1D所示，在栅极102、介电层112、通道层114、介电层116与栅极 118的表面上形成介电材料层124。介电材料层124的材料例如是氧化硅。介电材料层124 的形成方法例如是热氧化法。 0061 随后，在介电材料层124上形成填满开口120与开口122的电荷储存材料层126。 电荷储存材料层126的材料例如是氮化硅、掺杂多。

27、晶硅或纳米晶粒。电荷储存材料层126 的形成方法例如是化学气相沉积法。 0062 然后，请参阅图1E所示，移除位于开口120外部与位于开口122外部的电荷储存 材料层126，而在介电材料层124上形成填入开口120的电荷储存单元128、130与填入开口 122的电荷储存单元132、134。在此实施例中，由实体上分离设置电荷储存单元128、130形 成电荷储存结构136，且由实体上分离设置电荷储存单元132、134形成电荷储存结构138。 部分电荷储存材料层126的移除方法例如是干式蚀施法、湿式蚀刻法或上述方法的组合。 0063 接着，在介电材料层124表面上形成介电材料层140。介电材料层14。

28、0的材料例如 是氧化硅。介电材料层140的形成方法例如是化学气相沉积法。 0064 然后，请参阅图1F所示，移除位于开口120外部与位于开口122外部的介电材料 层140及介电材料层124，在开口120外部与开口122外部留下位于栅极102上方的介电材 料层124及介电材料层140而形成介电层148，而由位于开口120的表面与开口122的表面 上的介电材料层124形成介电层142。部分介电材料层140与部分介电材料层124的移除 方法例如是干式蚀刻法。此时，可能会有部分介电材料层124及部分介电材料层140残留 在栅极118上方。 0065 其中，位于开口120表面的介电层142与介电层112。

29、形成介电结构144，可用以隔 离电荷储存结构136中的电荷储存单元128、130，且可使电荷储存结构136与通道层114及 栅极102进行隔离。位于开口122表面的介电层142与介电层116形成介电结构146，可用 以隔离电荷储存结构138中的电荷储存单元132、134，且可使电荷储存结构138与通道层 114及栅极118进行隔离。 0066 此外，由介电结构144、通道层114、介电结构146与栅极118、设置于介电结构144 中的电荷储存结构136、及设置于介电结构146中电荷储存结构138形成设置于栅极102上 的堆叠结构150。虽然堆叠结构150是以上述方法制作，然而堆叠结构150及其。

30、中的各构件 的制造方法并不以此为限。 0067 另外，位于堆叠结构150两侧的栅极102上的介电层148，用以隔离栅极102与后 续形成于介电层148上的源极与漏极。介电层148的厚度只要是可用以隔离栅极102与后 说 明 书CN 102842581 A 6/8页 9 续形成于介电层148上的源极与漏极即可。举例来说，介电层148的厚度例如是约等于介 电结构144的厚度。 0068 接下来，在介电层148上形成导体层152，且导体层152覆盖堆叠结构150。导体 层152的材料例如是掺杂多晶硅或金属。导体层152的形成方法例如是化学气相沉积法。 0069 之后，请参阅图1G所示，移除部分导体层。

31、152，而形成位于通道层114两侧的源极 与漏极154及源极与漏极156，且源极与漏极154、源极与漏极156与通道层114的厚度例 如是实质上相同。部分导体层152的移除方法例如是干式蚀刻法。此时，位于通道层114 侧壁上的导体层152会被移除，以防止栅极118与源极与漏极154及源极与漏极156相互 导通。此外，可能会有部分导体层152残留在介电材料层140上。 0070 再者，可在源极与漏极154及源极与漏极156上形成介电材料层158，且介电材料 层158覆盖堆叠结构150。介电材料层158的材料例如是氧化硅。介电材料层158的形成 方法例如是化学气相沉积法。 0071 随后，请参阅图。

32、1H所示，移除部分介电材料层158，直到暴露出栅极118，以在源极 与漏极154及源极与漏极156上形成位于栅极118两侧的介电层160。移除部分介电材料 层158的同时，会一并移除位于栅极118上方的介电材料层124、介电材料层140与残留在 介电材料层140上的导体层152。部分介电材料层158、介电材料层140、介电材料层124与 残留在介电材料层140上的部分导体层152的移除方法例如是化学机械研磨法。 0072 然后，可在栅极118上形成连接导线162，且栅极118与连接导线162形成字元线 164。连接导线162的形成方法例如是先利用化学气相沉积法在栅极118上形成导体层(未 绘示。

33、)，在对导体层进行图案化而形成。导体层的材料例如是掺杂多晶硅或金属。 0073 基于上述可知，上述实施例所提出的记忆体结构的制造方法可与现行工艺进行整 合，因此能有效地降低工艺复杂度。 0074 以下，藉由图1H来说明第一实施例所提出的记忆体结构。图2是图1H的俯视图， 同时图1H也是沿图2中I-I剖面线的剖面图。 0075 请同时参阅图1H及图2所示，记忆体结构包括记忆胞166。各记忆胞166包括栅 极102、堆叠结构150、介电层148、源极与漏极154及源极与漏极156。此外，记忆体结构更 可包括介电层160、连接导线162及通道接出线170。连接导线162用以连接堆叠结构150 中的栅。

34、极118，而形成字元线164。字元线164之间利用隔离结构168进行隔离。其中，一 条字元线164对应一条由栅极102所形成的字元线，而由栅极102所形成的字元线之间利 用隔离结构(未绘示)进行隔离。字元线164可不需对准由栅极102所形成的字元线。通 道接出线170连接至通道层114，可将通道层114中所累积的电洞导出，以防止产生浮置基 体效应(floating-body effect)，进而避免因通道层的电位提高而不易程序化的问题。通 道接出线170的材料例如是金属等导体材料。此外，记忆体结构中的其他构件的配置方式、 材料、制造方法及功效已在上述实施例中进行了详尽地说明，故在此不再赘述。 。

35、0076 基于上述实施例可知，由于电荷储存结构136中的电荷储存单元128、130实体上 分离设置，且电荷储存结构138中的电荷储存单元132、134实体上分离设置，所以当栅极长 度进行微缩时，可防止在记忆胞166中的左右两个电荷储存单元128、130(或132、134)之 间产生第二位元效应，因此可避免产生读取错误。此外，由于电荷储存结构136中的电荷储 存单元128、130实体上分离设置，且电荷储存结构138中的电荷储存单元132、134实体上 说 明 书CN 102842581 A 7/8页 10 分离设置，所以当源极与漏极154、156微缩时，可减少二次热电子注入到相邻的记忆胞166 。

36、中的数量，进而降低程序化干扰的问题，而提升记忆体元件的可靠度。 0077 以下，藉由图1H来说明第一实施例所提出的记忆体结构的操作方法。 0078 在对记忆胞166中的电荷储存单元134进行程序化操作时，会在栅极118施加第 一电压、在栅极102施加第二电压、在源极与漏极154施加第三电压、且在源极与漏极156 施加第四电压，其中第一电压大于第二电压，且第四电压大于第三电压。第一电压例如是 11V、第二电压例如是0V、第三电压例如是0V、且第四电压例如是4V，但本发明程序化操作 的操作电压并不以此为限。 0079 在对记忆胞166中的电荷储存单元134进行读取操作时，会在栅极118施加第五 电。

37、压、在栅极102施加第六电压、在源极与漏极154施加第七电压、且在源极与漏极156施 加第八电压，其中第五电压大于第六电压，且第七电压大于第八电压。第五电压例如是3V、 第六电压例如是0V、第七电压例如是1.6V、且第八电压例如是0V，但本发明读取操作的操 作电压并不以此为限。 0080 在对记忆胞166中的电荷储存单元134进行擦除操作时，会在栅极118施加第九 电压、在栅极102施加第十电压、在源极与漏极154施加第十一电压、且在源极与漏极156 施加第十二电压，其中第十电压大于第九电压、第十二电压大于第十一电压、且第九电压与 第十二电压的电性相反。第九电压例如是-6V、第十电压例如是0V。

38、、第十一电压例如是0V、 且第十二电压例如是4V，但本发明擦除操作的操作电压并不以此为限。 0081 此外，在此技术领域具有通常知识的技术人员参照上述实施例所揭露的操作方法 可得知对记忆胞166中的电荷储存单元128、130、134的操作方式，故在此不再赘述。 0082 图3及图4分别是本发明之的第二实施例及第三实施例的记忆体结构的剖面图。 0083 在第一实施例中，记忆体结构是以记忆胞166中的电荷储存结构136、138分别为 实体上分离设置的两个电荷储存单元128、130及132、134为例进行说明。然而，本发明的 范围并不以此为限，只要电荷储存结构136、138中的至少一者为实体上分离设。

39、置的两个电 荷储存单元即属于本发明所保护的范围。 0084 举例来说，请同时参照图1H及图3，第一实施例与第二实施例中的记忆体结构的 差异在于：在第二实施例的记忆体结构中，电荷储存结构136为单一个电荷储存单元，且 介电结构144包括介电层172与介电层174，其中介电层172设置于栅极102与电荷储存 结构136之间，且介电层174设置于电荷储存结构136与通道层114之间。电荷储存结 构136的材料例如是氮化硅、掺杂多晶硅或纳米晶粒。介电层172与介电层174的材料例 如分别是氧化硅。第二实施例中的其他构件与第一实施例相似，故在此不再赘述。 0085 此外，请同时参阅图1H及图4所示，第一。

40、实施例与第三实施例中的记忆体结构的 差异在于：在第三实施例的记忆体结构中，电荷储存结构138为单一个电荷储存单元，且 介电结构146包括介电层176与介电层178，其中介电层176设置于通道层114与电荷储 存结构138之间，且介电层178设置于电荷储存结构138与栅极118之间。电荷储存结 构138的材料例如是氮化硅、掺杂多晶硅或纳米晶粒。介电层176与介电层178的材料例 如分别是氧化硅。第三实施例中的其他构件与第一实施例相似，故在此不再赘述。 0086 图5是本发明的第四实施例的记忆体结构的剖面图。 0087 第一实施例与第四实施例中的记忆体结构的差异在于：第四实施例中的记忆体结 说 明。

41、 书CN 102842581 A 10 8/8页 11 构具有堆叠设置的多个记忆胞166，垂直相邻的两个记忆胞166共用一条字元线。第四实施 例中的其他构件与第一实施例相似，故在此不再赘述。 0088 在第四实施例中，由于记忆体结构具有堆叠设置的多个记忆胞166，因此可以进一 步地提升记忆体元件的积集度。 0089 综上所述，上述实施例至少具有下列优点： 0090 1.上述实施例所提出的记忆体结构可以解决由第二位元效应所造成的读取错误， 且可降低由二次热电子所造成的程序化干扰。 0091 2.上述实施例所提出的记忆体结构的制造方法可与现行工艺进行整合，因此能够 有效地降低工艺复杂度。 0092。

42、 3.上述实施例所提出的记忆体结构可以进一步地提升记忆体元件的积集度。 0093 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人 员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更 动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的 技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案 的范围内。 说 明 书CN 102842581 A 11 1/8页 12 图1A 图1B 说 明 书 附 图CN 102842581 A 12 2/8页 13 图1C 图1D 说 明 书 附 图CN 102842581 A 13 3/8页 14 图1E 图1F 说 明 书 附 图CN 102842581 A 14 4/8页 15 图1G 说 明 书 附 图CN 102842581 A 15 5/8页 16 图1H 图2 说 明 书 附 图CN 102842581 A 16 6/8页 17 图3 说 明 书 附 图CN 102842581 A 17 7/8页 18 图4 说 明 书 附 图CN 102842581 A 18 8/8页 19 图5 说 明 书 附 图CN 102842581 A 19 。