半导体封装.pdf

本发明提供一种半导体封装。该半导体封装包含封装载体；第一半导体晶片，具有晶片面和晶片边缘，该第一半导体晶片面朝下组装到该封装载体的芯片侧，其中多个接触焊盘位于该晶片面上；重新布线层压结构，位于该第一半导体晶片与该封装载体之间，该重新布线层压结构包含重新布线金属层，其中该重新布线金属层的至少一部分计划超过该晶片边缘；以及多个铜柱凸点，被设置在该重新布线层压结构上，用于电性连接该第一半导体晶片与该封装载体。本发明改进了封装基板上的布线灵活性。

权利要求书1.  一种半导体封装，其特征在于，包含： 封装载体； 第一半导体晶片，具有晶片面和晶片边缘，该第一半导体晶片面朝下地组 装到该封装载体的芯片侧，其中多个接触焊盘位于该晶片面上； 重新布线层压结构，位于该第一半导体晶片与该封装载体之间，该重新布 线层压结构包含重新布线金属层，其中该重新布线金属层的至少一部分设计超 过该晶片边缘；以及 多个铜柱凸点，被设置在该重新布线层压结构上，用于电性连接该第一半 导体晶片与该封装载体。 2.  如权利要求1所述的半导体封装，其特征在于，还包含底部填充料，位 于该重新布线层压结构与该封装载体之间。 3.  如权利要求1所述的半导体封装，其特征在于，该封装载体为包含两个 分别被设置在该封装载体的该芯片侧和相反侧上的金属布线层的基板。 4.  如权利要求3所述的半导体封装，其特征在于，该两个金属布线层借助 于电镀穿孔彼此相互电性连接，该电镀穿孔通过机械钻孔或雷射钻孔方法形成 在该封装载体中。 5.  如权利要求1所述的半导体封装，其特征在于，该重新布线金属层将该 第一半导体晶片的该晶片面上的该多个接触焊盘重新分配以形成扇出接合焊 盘，以及该多个铜柱凸点分别被设置在该多个扇出接合焊盘上。 6.  如权利要求1所述的半导体封装，其特征在于，还包含封装至少一部分 该第一半导体晶片的模帽。 7.  如权利要求1所述的半导体封装，其特征在于，还包含第二半导体晶片， 安装在该封装载体上并与该第一半导体晶片相邻。 8.  如权利要求7所述的半导体封装，其特征在于，还包含封装该第一半导 体晶片和该第二半导体晶片的模塑化合物。 9.  如权利要求8所述的半导体封装，其特征在于，该模塑化合物填充该第 一半导体晶片与该封装基板之间的空隙以及该第二半导体晶片与该封装基板之 间的空隙。 10.  如权利要求7所述的半导体封装，其特征在于，该第二半导体晶片为电 源管理集成电路、WiFi芯片、FM芯片、GPS芯片或者蓝牙芯片。 11.  如权利要求7所述的半导体封装，其特征在于，该第二半导体晶片具有 的接触/接合焊盘间距大致等于被应用于该第二半导体晶片与该封装载体之间的 凸点间距。 12.  如权利要求11所述的半导体封装，其特征在于，该第一半导体晶片具 有的接触/接合焊盘间距小于该第二半导体晶片的接触/接合焊盘间距。 13.  如权利要求1所述的半导体封装，其特征在于，该第一半导体晶片为基 带芯片、射频芯片或者片上系统芯片。

说明书半导体封装
【技术领域】
本发明关于半导体封装，尤其关于一种具有扇出(fan-out)铜柱凸点(copper  pillar bump)的倒装芯片(flip-chip)半导体封装。
【背景技术】
正如本领域已知的，有各种各样的(例如球栅阵列(ball grid array，BGA)、 引线接合(wire bonding)，倒装芯片等)芯片封装技术，用于经由晶片(die) 和基板两者上的接合点将晶片安装在基板上。为了确保电子产品或通信装置的 小型化和多功能性，要求半导体封装尺寸小、多引脚连接、高速和高功能性。
输入输出(I/O)引脚数增加连同高性能集成电路的需求增加，导致倒装芯 片封装的发展。倒装芯片技术在芯片的接合焊盘(bonding pad)上使用凸点 (bump)以直接互连至封装媒介。该芯片通过最短路径面朝下地接合至封装媒 介。该技术不仅可以应用于单芯片封装，同时也可应用至更高水平或集成度更 高的封装(其中封装是较大的)，以及可应用至能容纳几个芯片的更复杂的基板， 以形成更大的功能单元。倒装芯片技术使用面阵(area array)，具有的优点是实 现了与设备的互连密度最高以及与封装的电感互连非常低。
图1示出传统的倒装芯片芯片级封装(flip-chip chip scale package，FCCSP) 的示意性剖面图。如图1所示，倒装芯片芯片级封装100包含面朝下安装在载 体120上表面的晶片101，并且通过焊接凸点102连接到载体120。在载体120 的底表面上提供多个焊球122用于与电路板的连接。这种封装结构通常采用共 晶锡/铅(eutectic tin/lead)倒装芯片互连技术，在面阵或外围凸点布局中，取代 标准的引线接合(wire-bond)互连。引线接合环路的消除允许了低电感连接到 晶片，同时布线(routing)密度的提高能够为关键高频信号线优化电路径。
图2表示传统的倒装芯片球栅阵列(flip-chip ball grid array，FCBGA)封装 的示意性剖面图。如图2所示，倒装芯片球栅阵列封装200包含面朝下安装在 芯片载体基板220上表面的晶片201并通过焊接凸点202连接到芯片载体基板 220。底部填充料203填充晶片201和芯片载体基板220上表面之间的间隙。芯 片载体基板220可以包含多层迹线(multi-layer trace)，并且不同层的迹线通过 盲孔(blind via)222或埋孔(buried via)224相互连接在一起。举例来说，盲 孔222可以由激光钻出，用于实现更高的密度。在芯片载体基板220的底表面 上提供多个焊球226。倒装芯片球栅阵列封装200允许先进的封装解决方案设计， 适用于当前和未来高速网络和数字电视系统。举例来说，为了保持信号的完整 性，这种封装特点是低电感、低介电损耗和阻抗匹配。
然而，传统的倒装芯片技术面临基板上凸点间距(bump pitch)限制的挑战。 此外，高性能倒装芯片球栅阵列封装是昂贵的，这归因于昂贵的芯片载体基板， 其通常包含1+2+1或更多层的积聚(build up)。倒装芯片路线图的瓶颈是基板 的凸点间距，因为凸点间距的发展和收缩(shrinkage)比晶片收缩和引脚数增加 要慢得多。甚至在将来晶片收缩会超过基板载体上的凸点间距解决方案的收缩。 为了克服这样的技术差距问题，硅中介层和硅通孔(Through Silicon Via，TSV) 技术是唯一的及非常昂贵的解决方案。进一步地，期望提供一种在封装基板上 布线灵活性有所改进的半导体封装。因此，在此产业强烈需要提供一种改进的 倒装芯片封装，在封装基板上具有改进的布线灵活性并且是经济有效的，还可 以克服基板上的凸点间距限制。
【发明内容】
有鉴于此，本发明提供一种具有扇出铜柱凸点的半导体封装，以解决上述 现有技术的问题及缺陷。
依据本发明实施例，半导体封装包含：封装载体；第一半导体晶片，具有 晶片面和晶片边缘，该第一半导体晶片面朝下组装到该封装载体的芯片侧，其 中多个接触焊盘位于该晶片面上；重新布线层压结构，位于该第一半导体晶片 与该封装载体之间，该重新布线层压结构包含重新布线金属层，其中该重新布 线金属层的至少一部分计划超过该晶片边缘；以及多个铜柱凸点，被设置在该 重新布线层压结构上，用于电性连接该第一半导体晶片与该封装载体。
依据本发明实施例，该半导体封装还包含底部填充料，位于该重新布线层 压结构与该封装载体之间。
依据本发明实施例，该封装载体是包含两个分别被设置在该封装载体的该 芯片侧和相反侧上的金属布线层的基板。
依据本发明实施例，该两个金属布线层借助于电镀穿孔相互电性连接到彼 此，该电镀穿孔通过机械钻孔或雷射钻孔方法形成在该封装载体中。
依据本发明实施例，该重新布线金属层将该第一半导体晶片的该晶片面上 的该多个接触焊盘重新分配以形成扇出接合焊盘，以及该多个铜柱凸点分别被 设置在该多个扇出接合焊盘上。
依据本发明实施例，该第二半导体晶片具有的接触/接合焊盘间距大致等于 被应用于该第二半导体晶片与该封装载体之间的凸点间距。
依据本发明实施例，该第一半导体晶片具有的接触/接合焊盘间距小于该第 二半导体晶片的接触/接合焊盘间距。
依据本发明实施例，该半导体封装还包含封装至少一部分该第一半导体晶 片的模帽。
依据本发明实施例，该半导体封装还包含第二半导体晶片，安装在该封装 载体上并与该第一半导体晶片相邻。
依据本发明实施例，该半导体封装还包含封装该第一半导体晶片和该第二 半导体晶片的模塑化合物。
依据本发明实施例，该模塑化合物填充该第一半导体晶片与该封装基板之 间的空隙以及该第二半导体晶片与该封装基板之间的空隙。
依据本发明实施例，该第一半导体晶片为基带芯片、射频芯片或者片上系 统芯片。
依据本发明实施例，该第二半导体晶片为电源管理集成电路、WiFi芯片、 FM芯片、GPS芯片或者蓝牙芯片。
上述半导体封装改进了封装基板上的布线灵活性。
【附图说明】
图1示出传统的倒装芯片芯片级封装(CSP)的示意性剖面图。
图2表示传统的倒装芯片球栅阵列(FCBGA)封装的示意性剖面图。
图3示出根据本发明一个实施方式的扇出晶圆级封装的示意性剖面图。
图4示出根据本发明一个实施例的倒装芯片封装的示意性剖面图。
图5示出根据本发明的另一实施例倒装芯片封装的示意性剖面图。
图6示出根据本发明再一实施例的系统级封装(SiP)的示意性剖面图。
图7示出根据本发明再一实施例的系统级封装的示意性剖面图。
图8示出根据本发明再一实施例的系统级封装的示意性剖面图。
图9示出根据本发明再一实施例的系统级封装的示意性剖面图。
图10示出根据本发明再一实施例的系统级封装的示意性剖面图。
图11示出根据本发明再一实施例的系统级封装的示意性剖面图。
【具体实施方式】
本发明关于一种具有铜柱凸点的倒装芯片封装，其可涉及使用晶圆级封装 (wafer-level packaging，WLP)技术。晶圆级封装是指在晶圆级封装集成电路 的技术，而不是在晶圆切片后对各个单元的封装进行组装的传统工艺。晶圆级 封装本质上是一种真正的芯片级封装(chip-scale packaging，CSP)技术，因为 所得到的封装结果与晶片尺寸几乎相同。此外，晶圆级封装为晶圆制造、封装、 测试、以及在晶圆级焊烧(burn-in)的真正集成铺平了道路，最终简化从硅开 始到客户供货的设备进行的生产过程。
本发明采用晶圆级芯片级封装(wafer-level chip-scale packaging，WLCSP) 技术以及芯片上扇出小间距I/O引脚或凸点的优势，使得扇出接合焊盘满足目前 倒装芯片工艺的最小凸点间距要求(例如，150um)，但不限于此。封装载体用 于机械地支撑具有超过例如300的多个扇出接合焊盘的扇出重新布线层压结构 (rewiring laminate structure)。
图3示出根据本发明一个实施方式的扇出晶圆级封装的示意性剖面图。如 该图所示。如图3所示，扇出晶圆级封装1a包含半导体晶片10和封装一部分 半导体晶片10的模帽(mold cap)16，例如，除晶片面(die face)(其中，接触 焊盘(contact pad)11形成于此)以外，半导体晶片10的整个表面被封装。重 新布线层压结构12被直接提供在晶片面上和模帽16的部分表面上。
重新布线层压结构12中的重新布线(re-routed)金属层在半导体晶片10的 晶片面上重新分配接触焊盘11，以在绝缘层上形成扇出接合焊盘15。此后，将 铜柱凸点14设置到扇出接合焊盘15上。重新分配层及凸点技术将传统的晶圆 制造工艺扩展为具有额外的步骤：在晶圆上沉积(deposit)多层薄膜金属重新布 线和互连系统至每个装置(例如芯片)。这是通过使用在该设备制造中本身采用 的类似的和兼容的光刻和薄膜沉积技术来实现的。互连的这种附加级将每个芯 片的外围接触焊盘重新分配至均匀地部署在芯片表面的焊盘面阵。将芯片连接 到应用电路板中所使用的焊球或凸点随后放置在这些焊盘上，如扇出接合焊盘 15。
根据一个实施例，每个铜柱凸点14可以包含铜柱141、焊接润湿帽涂料 (solder wettable cap finish)142(如Ni、NiAu、NiSn)以及焊帽143。铜柱凸 点14可以具有的整体高度h在60至400微米之间的范围内以及铜柱141可以 具有的厚度约为40～50微米。通过使用本发明，可以实现150微米(例如，图 中P所示)的凸点间距，以允许封装基板上的两条迹线(间距：50微米)穿过 两个相邻铜柱凸点14之间的空间。通常，当在扇出焊盘上使用焊接凸点/球时， 至少256微米的焊接凸点间距是必要的，以允许封装基板上的两条迹线穿过两 个相邻的焊接凸点/球。因此，所提供的本发明改进了封装基板上的布线灵活性。
图4示出根据本发明一个实施例的倒装芯片封装的示意性剖面图。如图4 所示，倒装芯片封装1包含翻转的(flipped)半导体晶片10，其面朝下组装到 封装载体20的芯片侧20a上。例如，封装载体20是具有两个金属布线层(metal  wiring layer)22a和22b的封装基板，金属布线层22a和22b分别被设置在芯片 侧20a和相反侧20b上。根据本实施例，金属布线层22a和22b借助于电镀穿孔 (plated through hole)124彼此相互电性连接，电镀穿孔124可以通过机械钻孔 或雷射钻孔方法形成在封装载体20中。此外，可以理解的是，封装载体20可 以有多个金属布线层，例如4层或6层。在另一个实施例中，封装载体20可以 是引线框架(leadframe)。
使用本实施例是有利的，因为通过应用机械钻空制的封装载体20，芯片封 装的成本大大降低(相较于激光钻孔制的封装载体，例如，图2中的芯片载体 基板220)。此外，图3所示的原始扇出晶圆级封装有其限制的I/O引脚数，通 常比300少。本实施例能够克服这种限制。
半导体晶片10是重新分配的高引脚数芯片，例如I/O引脚数超过300。举 例来说，倒装芯片封装1特别适用于具有至少500个I/O引脚数的芯片。通常情 况下，对于这样高引脚数的应用，众所周知，整合具有1+2+1积聚(build up) 的昂贵的芯片载体基板或昂贵的硅中介层是不可避免的。本发明的该实施例能 够消除这种具有1+2+1积聚的昂贵的芯片载体基板或昂贵的硅中介层。
本实施例一个密切相关的特征在于，至少一个重接布线层压结构12被直接 设置在半导体晶片10的晶片面上，以及模帽16封装一部分半导体晶片10，例 如，除了晶片面(接触焊盘11形成于此)以外的整个表面。根据本发明实施例， 重接布线层压结构12包含绝缘层12a，重新布线金属层12b和阻焊层12c。至少 一部分重新布线金属层12b由数字号码13特别指定，设计突出超过(project  beyond)晶片边缘10a。换言之，重新布线金属层12b侧向延伸超过模帽16的 表面，其与接触焊盘11形成的晶片面10b大致上是共面的。
重新布线金属层12b将半导体晶片10的晶片面上的接触焊盘11重新分配 以在绝缘层12a上形成扇出接合焊盘15，从而克服了基板上的凸点间距的限制。 值得注意的是，扇出接合焊盘15可能有不同的类型和选择，其不应限制本发明 的范围。文中用语“在绝缘层12a上”意味着扇出接合焊盘15被设置在绝缘层 12a的表面上以及例如在绝缘层12a沉积之后形成。
本发明实施例能够克服小晶片尺寸造成的另一个凸点间距的限制，因为重 新布线层压结构12在晶圆处理和制造过程中形成，从而由重新布线层压结构12 提供了更灵活的间距规则。因此，最大焊盘数量可因重新布线层压结构12的扇 出结构而增加。
半导体晶片10通过重新布线金属层12b和铜柱凸点14被电性连接到封装 载体20，其中铜柱凸点14被设置在重新布线层压结构12中定义的扇出接合焊 盘15上。根据本发明的实施例，芯片侧20a上铜柱凸点14的凸点间距P1约60-300 微米，例如150微米。在相对侧20b上，提供有大约500微米球间距P2的多个 焊球24，例如，连接倒装芯片芯片级封装中使用的印刷电路板。
晶片10可以通过焊料回流工艺被连接到封装载体20。此后，接着将底部填 充料30加入重新布线层压结构12与封装载体20之间。底部填充料30可以是 特别设计的环氧树脂，其填充重新布线层压结构12与封装载体20之间的空隙， 包围铜柱凸点14。其目的是控制由半导体晶片10和封装载体20之间的热膨胀 差异所导致的焊点(solder joint)中的应力(stress)。一旦固化，底部填充料30 吸收该应力，减少了对铜柱凸点14的张力(strain)，大大增加了成品封装的寿 命。
一方面，半导体芯片封装(例如倒装芯片封装1)包含在晶片面上具有多个 接触焊盘11的半导体晶片10、封装一部分半导体晶片10的模帽16以及覆盖在 晶片面和一部分模帽16上用于重新分配的重新分配层(例如重新布线层压结构 12)。重新分配层扇出接触焊盘11。多个铜柱凸点14被设置在重新分配层上。 半导体芯片封装进一步包含具有分别被设置在芯片侧20a和相反侧20b上的金 属布线层22a和22b的基板(例如封装载体20)。多个铜柱凸点14安装在芯片 侧20a上。焊球24被设置在基板20的相反侧20b上。
另一方面，半导体芯片封装(例如倒装芯片封装1)包含具有两个分别被设 置在封装载体20的芯片侧20a和相反侧20b的金属布线层22a和22b的封装载 体20。扇出晶圆级设备(例如扇出晶圆级封装1a)安装在封装载体20的芯片 侧20a上。底部填充料30被应用于封装载体20和扇出晶圆级设备之间。
本发明的实施例使用了具有成本竞争力的两层结构，使用机械钻孔或雷射 钻孔制的基板(例如封装载体20)而不是昂贵的方法(如使用昂贵的硅中介层) 用于高引脚数的芯片，以实现降低倒装芯片封装解决方案的成本。本实施例的 特征在于直接在晶片面上提供重新布线层压结构12。重新布线层压结构12的重 新布线金属层12b重新分配晶片面上的接触焊盘11，并形成扇出接合焊盘15， 从而克服了晶圆级封装中基板上的凸点间距限制。
图5示出根据本发明的另一实施例倒装芯片封装的示意性剖面图，其中相 同的数字标号表示相同的层、元件或区域。如图5所示，由于铜柱凸点14的凸 点间距P1扩大，在某些情况下，底部填充料可能是多余的。相反，模塑化合物 (molding compound)600封装扇出晶圆级封装1a并填充至重新布线层压结构12 和封装载体20的芯片侧20a之间的空隙中，从而形成模具专用(mold-only)倒 装芯片级封装(FCCSP)。
图6示出根据本发明再一实施例的系统级封装(system-in-package，SiP)的 示意性剖面图，其中相同的数字标号表示相同的层、元件或区域。如图6所示， 系统级封装1’包含半导体晶片10’和如图5中描述的扇出晶圆级封装1a，这两者 都是安装在封装载体20的芯片侧20a上的倒装芯片。根据本实施例，扇出晶圆 级封装1a和半导体晶片10’彼此并排水平放置。然而，可以理解的是，晶片的 其它设置也是可适用的而不脱离本发明的精神。例如，扇出晶圆级封装1a可以 是安装在芯片侧20a上的倒装芯片，以交错的方式但不一定并排与半导体晶片 10’相邻。底部填充料30被应用于封装载体20和扇出晶圆级封装1a之间。底部 填充料30’被应用于封装载体20和半导体晶片10’之间。
扇出晶圆级封装1a可以包含如前所述图4中所有的功能。例如，扇出晶圆 级封装1a可以同样包含翻转的半导体晶片10，其面朝下组装到封装载体20的 芯片侧20a上。优选地，封装载体20也可以是具有两个分别被设置在芯片侧20a 和相反侧20b上的金属布线层22a和22b的封装基板。根据本实施例，金属布 线层22a和22b借助于电镀穿孔124彼此相互电性连接，电镀穿孔124可以通 过机械钻孔或雷射钻孔方法形成在封装载体20中。此外，可以理解的是，封装 载体20可以有多个金属布线层，例如4层或6层。半导体晶片10可能是重新 分配的高引脚数的芯片，例如，具有的I/O引脚数可能会超过200。
至少一个重接布线层压结构12被直接设置在半导体晶片10的晶片面上， 以及模帽16封装一部分半导体晶片10，例如，除了晶片面(接触焊盘11形成 于此)以外的整个表面。根据本发明的实施例，半导体晶片10上的接触/接合焊 盘间距小于(因此不遵守)封装载体20的芯片侧20a所需的凸点间距规则。例 如，半导体晶片10的晶片面上的接触焊盘11的接触/接合焊盘间距可能在 0.13-0.15mm(130-150μm)之间的范围内。根据本发明的实施例，重新布线层 压结构12包含绝缘层12a、重新布线金属层12b和阻焊层12c。至少一部分重新 布线金属层12b由数字号码13特别指定，设计突出超过晶片边缘10a。即，重 新布线金属层12b侧向延伸超过模帽16的表面，其与晶片面10b(接触焊盘11 形成于此)大致上是共面的。
重新布线金属层12b将半导体晶片10的晶片面上的接触焊盘11重新分配 以在绝缘层12a上形成扇出接合焊盘15，从而克服了基板上的凸点间距的限制。 值得注意的是，扇出接合焊盘15可能有不同的类型和选择，其不应限制本发明 的范围。文中用语“在绝缘层12a上”意味着扇出接合焊盘15被设置在绝缘层 12a的表面上以及例如在绝缘层12a沉积之后形成。
半导体晶片10通过重新布线金属层12b和铜柱凸点14被电性连接到封装 载体20，其中铜柱凸点14被设置在重新布线层压结构12中定义的扇出接合焊 盘15上。根据本发明的实施例，铜柱凸点14的凸点间距P1约为例如0.15-0.3mm (150-300μm)。在相对侧20b上，提供有大约0.5mm(500μm)球间距P2的多个焊 球24，例如，连接倒装芯片级封装中使用的印刷电路板。半导体晶片10可以使 用现有技术中已知的方法被连接到封装载体20。然后，将底部填充料30加入重 新布线层压结构12与封装载体20之间，以及将底部填充料30’加入半导体晶片 10’与封装载体20之间。底部填充料30或30’可以是特别设计的环氧树脂，其填 充重新布线层压结构12与封装载体20之间的空隙，包围铜柱凸点14。
根据本实施例，半导体晶片10(或主晶片(primary die))具有的I/O引脚 数可能超过200。这样高引脚数晶片或芯片的范例可以包含但不限于基带芯片、 射频芯片或SoC芯片，其可以用先进的半导体工艺(如28nm技术)来制造。 根据本实施例，半导体晶片10’(或次晶片(secondary die))具有的I/O引脚数 小于300。这样的低引脚数晶片或芯片的范例可以包含但不限于电源管理集成电 路(power-management IC，PMIC)。由于半导体晶片10’具有低I/O引脚数目， 被应用于半导体晶片10’与封装载体20之间的凸点间距P3，其大致上等于半导 体晶片10’上的接触/接合焊盘间距，是相对松弛的。因此，半导体晶片10’无需 扇出。根据本发明实施例，凸点间距P3或者半导体晶片10’的晶片面上的接触/ 接合焊盘间距可以在0.13-0.4mm(130-400μm)之间的范围内，或者说半导体晶 片10’的晶片面上的接触/接合焊盘间距大致等于被应用于该半导体晶片10’与该 封装载体20之间的凸点间距P3。
图7示出根据本发明再一实施例的系统级封装的示意性剖面图，其中相同 的数字标号表示相同的层、元件或区域。如图7所示，系统级封装1’’可以包含 如前所述图6中所有的功能。图7的系统级封装1’’与图6的系统级封装1’之间 的差异在于，在图7中模塑化合物600封装扇出晶圆级封装1a、半导体晶片10’、 以及封装载体20的部分芯片侧20a。模塑化合物600围绕并包含了扇出晶圆级 封装1a的模帽16。值得注意的是，模塑化合物600和模帽16也可以由不同材 料制成。半导体晶片10通过重新布线金属层12b和设置在扇出接合焊盘15上 的铜柱凸点14被电性连接到封装载体20。
图8示出根据本发明再一实施例的系统级封装的示意性剖面图，其中相同 的数字标号表示相同的层、元件或区域。如图8所示，同样地，系统级封装1’’’ 可以包含如前所述图7中所有的功能，除了底部填充料30和30’是多余的。由 于铜柱凸点14的凸点间距P1扩大，底部填充料30和30’可能是多余的。模塑化 合物600封装扇出晶圆级封装1a和半导体晶10’，并填充至重新布线层压结构12 和封装载体20的芯片侧20a之间的空隙602中以及填充至半导体晶10’和封装 载体20的芯片侧20a之间的空隙602’中。半导体晶片10通过重新布线金属层 12b和设置在扇出接合焊盘15上的铜柱凸点14被电性连接到封装载体20。
图9示出根据本发明再一实施例的系统级封装的示意性剖面图，其中相同 的数字标号表示相同的层、元件或区域。如图9所示，系统级封装2’包含安装 在封装载体20的芯片侧20a上的扇出晶圆级封装1a’。根据本实施例，扇出晶 圆级封装1a’是一个包含但不限于半导体晶片10(或主晶片)和半导体晶片10’’ (或连通晶片)的多芯片模块，其被模塑在一个单一封装中。在半导体晶片10 和半导体晶片10’’每一者上的接合焊盘11或11’’可以是通过重新布线层压结构 12的扇出，该重新布线层压结构12被直接提供在半导体晶片10和半导体晶片 10’’的共面晶片面上。举例来说，半导体晶片10可以是基带芯片或晶片、射频 芯片或SoC芯片，而半导体晶片10’’可以是WiFi芯片、FM芯片、GPS芯片或 蓝牙芯片。同样地，模帽16封装一部分半导体晶片10，例如，除了晶片面(接 触焊盘11形成于此)以外的整个表面，并封装一部分半导体晶片10’’。重新布 线层压结构12具有如前所述的相同结构。根据本发明的实施例，重新布线层压 结构12包含绝缘层12a、重新布线金属层12b和阻焊层12c。至少一部分重新布 线金属层12b由数字号码13特别指定，设计突出超过晶片边缘10a或10a’’。即， 重新布线金属层12b侧向延伸超过模帽16的表面，其与晶片面10b和晶片面 10b’’(接触焊盘11和11’’分别形成于此)大致上是共面的。
重新布线金属层12b将半导体晶片10或10’’的晶片面上的接触焊盘11或 11’’重新分配以在绝缘层12a上形成扇出接合焊盘15。值得注意的是，扇出接合 焊盘15可能有不同的类型和选择，其不应限制本发明的范围。文中用语“在绝 缘层12a上”意味着扇出接合焊盘15被设置在绝缘层12a的表面上以及例如在 绝缘层12a沉积之后形成。
半导体晶片10通过重新布线金属层12b和铜柱凸点14被电性连接到封装 载体20，其中铜柱凸点14被设置在重新布线层压结构12中定义的扇出接合焊 盘15上。根据本发明的实施例，铜柱凸点14的凸点间距P1约为例如0.13-0.4mm (130-400μm)。在相对侧20b上，提供有大约0.5mm(500μm)球间距P2的多个 焊球24，例如，连接倒装芯片级封装中使用的印刷电路板。
半导体晶片10使用现有技术中已知的方法被连接到封装载体20。然后，将 底部填充料30加入重新布线层压结构12与封装载体20之间。封装载体20可 以是具有两个分别被设置在芯片侧20a和相反侧20b上的金属布线层22a和22b 的封装基板。根据本实施例，金属布线层22a和22b借助于电镀穿孔124彼此 相互电性连接，电镀穿孔124可以通过机械钻孔或雷射钻孔方法形成在封装载 体20中。此外，可以理解的是，封装载体20可以有多个金属布线层，例如4 层或6层。
图10示出根据本发明再一实施例的系统级封装的示意性剖面图，其中相同 的数字标号表示相同的层、元件或区域。如图10所示，系统级封装2’’可以包含 如前所述图9中所有的功能。图10的系统级封装2’’与图9的系统级封装2’之 间的差异在于，在图10中模塑化合物600封装扇出晶圆级封装1a’以及封装载 体20的部分芯片侧20a。值得注意的是，模塑化合物600和模帽16也可以由不 同材料制成。半导体晶片10和10’’通过重新布线金属层12b和设置在扇出接合 焊盘15上的铜柱凸点14被电性连接到封装载体20。
图11是示出根据本发明再一实施例的系统级封装的示意性剖面图，其中相 同的数字标号表示相同的层、元件或区域。如图11所示，同样地，系统级封装 2’’’可以包含如前所述图10中所有的功能，除了底部填充料30是多余的。由于 铜柱凸点14的凸点间距P1扩大，底部填充料30可能是多余的。模塑化合物600 封装扇出晶圆级封装1a’，并填充至重新布线层压结构12和封装载体20的芯片 侧20a之间的空隙中。半导体晶片10和10’’通过重新布线金属层12b和设置在 扇出接合焊盘15上的铜柱凸点14被电性连接到封装载体20。
文中所用术语“大致”是指在可接受的误差范围内，本领域技术人员能够在一 定误差范围内解决所述技术问题，基本达到所述技术效果。举例而言，“大致等 于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差 的方式。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何 本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰， 因此本发明的保护范围当视权利要求所界定者为准。