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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410842286.8 (22)申请日 2014.12.29 H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 21/336(2006.01) H01L 21/265(2006.01) (71)申请人 上海华虹宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区祖冲之路 1399 号 (72)发明人 遇寒 周正良 陈曦 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 郭四华 (54) 发明名称 射频 LDMOS 器件及其制造方法 (57) 摘要 。
2、本发明公开了一种射频 LDMOS 器件，漂移区 由第一注入区和第二注入区组成 ；第一注入区位 于多晶硅栅的第二侧面到第一法拉第屏蔽层的第 二侧面之间 ；第二注入区位于第一法拉第屏蔽层 的第二侧面到漏区之间并将漏区包围 ；所述第二 法拉第屏蔽层的第二侧面为靠近所述漏区一侧的 侧面，通过调节第二注入区的掺杂浓度调节第二 法拉第屏蔽层的第二侧面底部的漂移区的最大电 场强度 ；第一注入区的掺杂浓度大于第二注入区 的掺杂浓度，第一注入区的掺杂浓度越大，第一注 入区的电场强度越大、射频 LDMOS 器件的击穿电 压越大、饱和电流也越大。本发明还公开了一种射 频 LDMOS 器件的制造方法。本发明能提高器件。
3、的 击穿电压和饱和电流，提高器件的功率密度。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书7页 附图5页 (10)申请公布号 CN 104485360 A (43)申请公布日 2015.04.01 CN 104485360 A 1/3 页 2 1.一种射频 LDMOS 器件，其特征在于，包括 ： 第一导电类型重掺杂的硅衬底 ； 第一导电类型掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上 ； 体区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成 ； 漂移区，由形成于所述硅外延层的选定区域中的第二导电类型的第一注入区和第。
4、二注 入区组成 ； 多晶硅栅，形成于所述体区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所 述多晶硅栅覆盖部分所述体区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述体区 表面用于形成沟道 ； 第一法拉第屏蔽层，覆盖在所述多晶硅栅的第二侧的台阶结构上，所述第一法拉第屏 蔽层和其底部的所述多晶硅栅或所述硅外延层之间隔离有第一屏蔽介质层 ； 第二法拉第屏蔽层，覆盖在所述第一法拉第屏蔽层的台阶结构上，所述第二法拉第屏 蔽层和其底部的所述第一法拉第屏蔽层或所述硅外延层之间隔离有第二屏蔽介质层 ； 源区，由形成于所述体区中的第二导电类型重掺杂区组成，所述源区和述多晶硅栅 的第一侧自对准 ； 漏区，。
5、由形成于所述漂移区中的第二导电类型重掺杂区组成所述漏区和所述多晶硅 栅的第二侧相隔一横向距离 ； 深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述体区和所述硅外 延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述体区、所述硅外延层和所述硅 衬底电连接 ； 在横向上，所述第一注入区位于所述多晶硅栅的第二侧面到所述第一法拉第屏蔽层的 第二侧面之间，所述第一法拉第屏蔽层的第二侧面为靠近所述漏区一侧的侧面 ；所述第二 注入区位于所述第一法拉第屏蔽层的第二侧面到所述漏区之间并将所述漏区包围 ；所述第 二法拉第屏蔽层的第二侧面为靠近所述漏区一侧的侧面，所述漂移区的最大电场强度位于 所述第。
6、二法拉第屏蔽层的第二侧面底部，所述第二法拉第屏蔽层的第二侧面底部的掺杂浓 度越大所述漂移区的最大电场强度越大 ；所述第一注入区的掺杂浓度大于所述第二注入 区的掺杂浓度，在保证所述第一注入区的电场强度小于所述漂移区的最大电场强度的条件 下，所述第一注入区的掺杂浓度越大，所述第一注入区的电场强度越大、射频 LDMOS 器件的 击穿电压越大、饱和电流也越大。 2.如权利要求 1 所述射频 LDMOS 器件，其特征在于 ：所述第一注入区还延伸到所述第 一法拉第屏蔽层的第二侧面和所述第二法拉第屏蔽层的第二侧面之间。 3.如权利要求 1 或 2 所述射频 LDMOS 器件，其特征在于 ：所述射频 LDMO。
7、S 器件为 N 型 器件，所述第一导电类型为 P 型，所述第二导电类型为 N 型。 4.如权利要求 3 所述射频 LDMOS 器件，其特征在于：所述第一注入区的注入杂质为 磷，注入能量为 80KeV 至 300KeV ；所述第二注入区的注入杂质为磷，注入能量为 80KeV 至 300KeV。 5.如权利要求 4 所述射频 LDMOS 器件，其特征在于：所述第一注入区的注入剂量为 2.5E12cm -2 ，所述第二注入区的注入剂量为 1.6E12cm -2 。 6.如权利要求 1 或 2 所述射频 LDMOS 器件，其特征在于 ：所述射频 LDMOS 器件为 P 型 权 利 要 求 书CN 10。
8、4485360 A 2/3 页 3 器件，所述第一导电类型为 N 型，所述第二导电类型为 P 型。 7.一种射频 LDMOS 器件的制造方法，其特征在于，包括如下步骤 ： 步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅 外延层 ； 步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中分别形成第一 注入区和第二注入区，由所述第一注入区和所述第二注入区组成漂移区 ；在横向上，所述第 一注入区位于后续形成的多晶硅栅的第二侧面到第一法拉第屏蔽层的第二侧面之间，所述 第一法拉第屏蔽层的第二侧面为靠近漏区一侧的侧面 ；所述第二注入区位于所述第一法拉 第屏蔽层的第二侧面。
9、到所述漏区之间并将所述漏区包围 ；所述第二法拉第屏蔽层的第二侧 面为靠近所述漏区一侧的侧面，所述漂移区的最大电场强度位于所述第二法拉第屏蔽层的 第二侧面底部，所述第二法拉第屏蔽层的第二侧面底部的掺杂浓度越大所述漂移区的最大 电场强度越大 ；所述第一注入区的掺杂浓度大于所述第二注入区的掺杂浓度，在保证所述 第一注入区的电场强度小于所述漂移区的最大电场强度的条件下，所述第一注入区的掺杂 浓度越大，所述第一注入区的电场强度越大、射频 LDMOS 器件的击穿电压越大、饱和电流也 越大 ； 步骤三、在所述硅外延层表面生长栅介质层 ； 步骤四、在所述栅介质层表面淀积多晶硅 ； 步骤五、采用光刻刻蚀工艺对所。
10、述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为 所述射频 LDMOS 器件的栅极 ；所述多晶硅栅的第二侧延伸到所述漂移区上方 ； 步骤六、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成体区，形成 所述体区的选定区域由光刻工艺定义、且所述体区的选定区域和所述多晶硅栅的第一侧自 对准，被所述多晶硅栅覆盖的所述体区表面用于形成沟道 ； 步骤七、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅 栅的第一侧自对准 ；所述漏区和所述多晶硅栅的第二侧相隔一横向距离并位于所述漂移区 中； 步骤八、依次形成第一屏蔽介质层和第一法拉第屏蔽层，所述第一法拉第屏蔽层覆盖 在所述多晶硅栅的第。
11、二侧的台阶结构上，所述第一法拉第屏蔽层和其底部的所述多晶硅栅 或所述硅外延层之间隔离有所述第一屏蔽介质层 ； 步骤九、依次形成第二屏蔽介质层和第二法拉第屏蔽层，所述第二法拉第屏蔽层覆盖 在所述第一法拉第屏蔽层的台阶结构上，所述第二法拉第屏蔽层和其底部的所述第一法拉 第屏蔽层或所述硅外延层之间隔离有第二屏蔽介质层 ； 步骤十、进行深槽刻蚀，所述深槽穿过所述源区、所述体区和所述硅外延层并进入到所 述硅衬底中 ；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述体 区、所述硅外延层和所述硅衬底电连接。 8.如权利要求 7 所述射频 LDMOS 器件的制造方法，其特征在于 ：所述第一注。
12、入区还延 伸到所述第一法拉第屏蔽层的第二侧面和所述第二法拉第屏蔽层的第二侧面之间。 9.如权利要求7或8所述射频LDMOS器件的制造方法，其特征在于 ：所述射频LDMOS器 件为 N 型器件，所述第一导电类型为 P 型，所述第二导电类型为 N 型。 10.如权利要求 9 所述射频 LDMOS 器件的制造方法，其特征在于 ：所述第一注入区的 权 利 要 求 书CN 104485360 A 3/3 页 4 注入杂质为磷，注入能量为 80KeV 至 300KeV ；所述第二注入区的注入杂质为磷，注入能量为 80KeV 至 300KeV。 11.如权利要求 10 所述射频 LDMOS 器件的制造方法，。
13、其特征在于 ：所述第一注入区的 注入剂量为 2.5E12cm -2 ，所述第二注入区的注入剂量为 1.6E12cm -2 。 12.如权利要求 7 所述射频 LDMOS 器件的制造方法，其特征在于 ：所述射频 LDMOS 器件 为 P 型器件，所述第一导电类型为 N 型，所述第二导电类型为 P 型。 13.如权利要求 7 所述射频 LDMOS 器件的制造方法，其特征在于 ：步骤七形成所述源区 和所述漏区之后，还包括在所述源区、所述漏区和所述多晶硅栅表面形成金属硅化物的步 骤。 14.如权利要求 7 所述射频 LDMOS 器件的制造方法，其特征在于 ：所述金属硅化物为钛 硅化物。 权 利 要 求。
14、 书CN 104485360 A 1/7 页 5 射频 LDMOS 器件及其制造方法 技术领域 0001 本发明涉及一种半导体集成电路制造器件，特别是涉及一种射频 LDMOS 器件，本 发明还涉及该晶体管的制造方法。 背景技术 0002 射频横向场效应晶体管 (RF LDMOS) 被广泛应用于基站和广播电视发射等射频高 功率领域，采用功率阵列及多芯片合成，产品输出功率可达到 500 瓦以上，所以提高单位栅 宽的功率密度是提升产品性能的主要方面 ；同时较高功率密度后，同样单芯片(单胞)功率 所需的栅宽可以较低，这样整个器件的寄生电容可以降低，器件的其他射频性能如效率和 增益也可提升。 0003 。
15、如图 1 所示，是现有射频 LDMOS 器件的结构示意图，以 N 型器件为例，现有射频 LDMOS器件包括 ：P型重掺杂即P+掺杂的硅衬底101，硅衬底101的掺杂浓度大于1e20cm -3 ； P 型轻掺杂的硅外延层 102，硅外延层 102 的掺杂浓度和厚度取决于器件的漏端工作电压， 漏端工作电压越高，硅外延层 102 掺杂越低、厚度越厚 ；N 型漂移区 103，形成于硅外延层 102 中 ；P 型掺杂的体区 104 ；栅介质层 107 和多晶硅栅 108 ；N 型重掺杂即 N+ 掺杂的源区 105、漏区 106 ；在体区 104 中还形成有 P+ 区 112，P+ 区 112 和源区 1。
16、05 接触，用于引出体 区 104 的电极 ；第一屏蔽介质层 109a 和第一法拉第屏蔽层 (G-shield)110a，覆盖在多晶硅 栅 108 的漏端的侧面台阶上 ；第二屏蔽介质层 109b 和第二法拉第屏蔽层 110b，覆盖在第一 屏蔽介质层 109a 的台阶上 ；深接触孔 111，由填充于深槽中的金属如钨组成，深槽穿过源区 105、体区 104 和硅外延层 102 并进入到硅衬底 101 中，深接触孔 111 将源区 105、体区 104、 硅外延层 102 和硅衬底 101 电连接。 0004 如图 1 所示器件采用了双层法拉第环即法拉第屏蔽层 110a 和 110b，能应用于 50。
17、V 偏置电压的器件，其击穿电压要求达到 110V 以上。法拉第屏蔽层不仅能漏极和栅极之间的 寄生电容，还能起场板作用，降低其底部的电场，提高器件的击穿电压。如图 1 所示可知，双 层法拉第屏蔽层底部的电场将会降低，而在现有器件的漂移区 103 为均匀掺杂时，在漂移 区 103 靠近第二法拉第屏蔽层 110b 的边缘附件有较高的碰撞电离，同时电场分布不均匀， 该处的较强的电场和较高的碰撞电离将会降低整个器件的击穿电压，而现有技术中为了使 击穿电压要求达到 110V 以上，只能通过降低漂移区 103 的掺杂浓度实现，即漂移区 103 采 取较低掺杂浓度，这样器件的饱和电流较低，而功率密度和饱和电流。
18、强相关，所以对应的功 率密度也较低。 发明内容 0005 本发明所要解决的技术问题是提供一种射频 LDMOS 器件，能提高器件的击穿电压 和饱和电流，提高器件的功率密度。为此，本发明还提供一种射频 LDMOS 器件的制造方法。 0006 为解决上述技术问题，本发明提供的射频 LDMOS 器件包括 ： 0007 第一导电类型重掺杂的硅衬底。 说 明 书CN 104485360 A 2/7 页 6 0008 第一导电类型掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上。 0009 体区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成。 0010 漂移区，由形成于所述硅外延层的选定区域。
19、中的第二导电类型的第一注入区和第 二注入区组成。 0011 多晶硅栅，形成于所述体区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质 层，所述多晶硅栅覆盖部分所述体区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所 述体区表面用于形成沟道。 0012 第一法拉第屏蔽层，覆盖在所述多晶硅栅的第二侧的台阶结构上，所述第一法拉 第屏蔽层和其底部的所述多晶硅栅或所述硅外延层之间隔离有第一屏蔽介质层。 0013 第二法拉第屏蔽层，覆盖在所述第一法拉第屏蔽层的台阶结构上，所述第二法拉 第屏蔽层和其底部的所述第一法拉第屏蔽层或所述硅外延层之间隔离有第二屏蔽介质层。 0014 源区，由形成于所述体区中的第二导电类。
20、型重掺杂区组成所述源区和所述多晶 硅栅的第一侧自对准。 0015 漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多 晶硅栅的第二侧相隔一横向距离。 0016 深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述体区和所述 硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述体区、所述硅外延层和所 述硅衬底电连接。 0017 在横向上，所述第一注入区位于所述多晶硅栅的第二侧面到所述第一法拉第屏蔽 层的第二侧面之间，所述第一法拉第屏蔽层的第二侧面为靠近所述漏区一侧的侧面 ；所述 第二注入区位于所述第一法拉第屏蔽层的第二侧面到所述漏区之间并将所述漏区包围 ；所 。
21、述第二法拉第屏蔽层的第二侧面为靠近所述漏区一侧的侧面，所述漂移区的最大电场强度 位于所述第二法拉第屏蔽层的第二侧面底部，所述第二法拉第屏蔽层的第二侧面底部的掺 杂浓度越大所述漂移区的最大电场强度越大 ；所述第一注入区的掺杂浓度大于所述第二注 入区的掺杂浓度，在保证所述第一注入区的电场强度小于所述漂移区的最大电场强度的条 件下，所述第一注入区的掺杂浓度越大，所述第一注入区的电场强度越大、射频 LDMOS 器件 的击穿电压越大、饱和电流也越大。 0018 进一步的改进是，所述第一注入区还延伸到所述第一法拉第屏蔽层的第二侧面和 所述第二法拉第屏蔽层的第二侧面之间。 0019 进一步的改进是，所述射频。
22、 LDMOS 器件为 N 型器件，所述第一导电类型为 P 型，所 述第二导电类型为 N 型。 0020 进一步的改进是，所述第一注入区的注入杂质为磷，注入能量为 80KeV 至 300KeV ； 所述第二注入区的注入杂质为磷，注入能量为 80KeV 至 300KeV。 0021 进一步的改进是，所述第一注入区的注入剂量为2.5E12cm -2 ，所述第二注入区的注 入剂量为 1.6E12cm -2 。 0022 进一步的改进是，所述射频 LDMOS 器件为 P 型器件，所述第一导电类型为 N 型，所 述第二导电类型为 P 型。 0023 为解决上述技术问题，本发明提供的射频 LDMOS 器件的。
23、制造方法包括如下步骤 ： 0024 步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂 说 明 书CN 104485360 A 3/7 页 7 的硅外延层。 0025 步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中分别形成 第一注入区和第二注入区，由所述第一注入区和所述第二注入区组成漂移区 ；在横向上，所 述第一注入区位于后续形成的多晶硅栅的第二侧面到第一法拉第屏蔽层的第二侧面之间， 所述第一法拉第屏蔽层的第二侧面为靠近漏区一侧的侧面 ；所述第二注入区位于所述第一 法拉第屏蔽层的第二侧面到所述漏区之间并将所述漏区包围 ；所述第二法拉第屏蔽层的第 二侧面为靠近。
24、所述漏区一侧的侧面，所述漂移区的最大电场强度位于所述第二法拉第屏蔽 层的第二侧面底部，所述第二法拉第屏蔽层的第二侧面底部的掺杂浓度越大所述漂移区的 最大电场强度越大 ；所述第一注入区的掺杂浓度大于所述第二注入区的掺杂浓度，在保证 所述第一注入区的电场强度小于所述漂移区的最大电场强度的条件下，所述第一注入区的 掺杂浓度越大，所述第一注入区的电场强度越大、射频 LDMOS 器件的击穿电压越大、饱和电 流也越大。 0026 步骤三、在所述硅外延层表面生长栅介质层。 0027 步骤四、在所述栅介质层表面淀积多晶硅。 0028 步骤五、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅 作为。
25、所述射频 LDMOS 器件的栅极 ；所述多晶硅栅的第二侧延伸到所述漂移区上方。 0029 步骤六、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成体区， 形成所述体区的选定区域由光刻工艺定义、且所述体区的选定区域和所述多晶硅栅的第一 侧自对准，被所述多晶硅栅覆盖的所述体区表面用于形成沟道。 0030 步骤七、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多 晶硅栅的第一侧自对准 ；所述漏区和所述多晶硅栅的第二侧相隔一横向距离并位于所述漂 移区中。 0031 步骤八、依次形成第一屏蔽介质层和第一法拉第屏蔽层，所述第一法拉第屏蔽层 覆盖在所述多晶硅栅的第二侧的台阶结构上，所述。
26、第一法拉第屏蔽层和其底部的所述多晶 硅栅或所述硅外延层之间隔离有所述第一屏蔽介质层 ； 0032 步骤九、依次形成第二屏蔽介质层和第二法拉第屏蔽层，所述第二法拉第屏蔽层 覆盖在所述第一法拉第屏蔽层的台阶结构上，所述第二法拉第屏蔽层和其底部的所述第一 法拉第屏蔽层或所述硅外延层之间隔离有第二屏蔽介质层。 0033 步骤十、进行深槽刻蚀，所述深槽穿过所述源区、所述体区和所述硅外延层并进入 到所述硅衬底中 ；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所 述体区、所述硅外延层和所述硅衬底电连接。 0034 进一步的改进是，步骤七形成所述源区和所述漏区之后，还包括在所述源区、所述 漏。
27、区和所述多晶硅栅表面形成金属硅化物的步骤。 0035 进一步的改进是，所述金属硅化物为钛硅化物。 0036 本发明通过设置第一注入区和第二注入区来形成漂移区，由于漂移区的最大电场 强度位于第二法拉第屏蔽层的第二侧面底部的电场强度，本发明能够在保证第一注入区的 电场强度小于漂移区的最大电场强度的条件下，通过增加第一注入区的掺杂浓度，来增加 第一注入区的电场强度，其中第一注入区的掺杂浓度的增加能够增加器件的饱和电流，而 第一注入区的电场强度的增加则能增加器件的击穿电压，所以本发明能实现同时提高器件 说 明 书CN 104485360 A 4/7 页 8 的击穿电压和饱和电流，饱和电流的提高能提高器。
28、件的功率密度。 附图说明 0037 下面结合附图和具体实施方式对本发明作进一步详细的说明 ： 0038 图 1 是现有射频 LDMOS 器件的结构示意图 ； 0039 图 2A 是本发明实施例射频 LDMOS 器件结构示意图 ； 0040 图 2B 是本发明另一实施例射频 LDMOS 器件结构示意图 ； 0041 图 3 是现有射频 LDMOS 器件与本发明实施例射频 LDMOS 器件的耗尽区仿真图 ； 0042 图 4 是现有射频 LDMOS 器件与本发明实施例射频 LDMOS 器件的碰撞电离仿真图 ； 0043 图 5 是现有射频 LDMOS 器件与本发明实施例射频 LDMOS 器件沿漂移。
29、区的横向电场 强度分布图 ； 0044 图 6 是本发明 RFLDMOS 器件与现有 RFLDMOS 器件的 IDVG 测试曲线 ； 0045 图 7 是本发明 RFLDMOS 器件与现有 RFLDMOS 器件的 IDVD 测试曲线 ； 0046 图 8 是本发明 RFLDMOS 器件与现有 RFLDMOS 器件的击穿电压测试曲线。 具体实施方式 0047 如图 2A 所示，是本发明实施例射频 LDMOS 器件结构示意图，本发明实施例以 N 型 射频 LDMOS 器件为例说明如下，本发明实施例射频 LDMOS 器件包括 ： 0048 P 型重掺杂的硅衬底 1 ；硅衬底 1 的掺杂浓度大于 1e。
30、20cm -3 。 0049 P 型掺杂的硅外延层 2，该硅外延层 2 形成于所述硅衬底 1 表面上 ；硅外延层 2 的 掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层 2 掺杂越低、厚 度越厚。 0050 体区 4，由形成于所述硅外延层 2 的选定区域中的 P 型离子注入区组成。 0051 漂移区，由形成于所述硅外延层 2 的选定区域中的 N 型的第一注入区 3a 和第二注 入区 3b 组成。 0052 多晶硅栅 8，形成于所述体区 4 上方，所述多晶硅栅 8 和所述硅外延层 2 间隔离有 栅介质层 7，较佳为，所述栅介质层 为栅氧化层 ；所述多晶硅栅 8 覆盖部分所述体。
31、区 4 并 延伸到所述漂移区上方，被所述多晶硅栅 8 覆盖的所述体区 4 表面用于形成沟道。 0053 第一法拉第屏蔽层 10a，覆盖在所述多晶硅栅 8 的第二侧的台阶结构上，所述第一 法拉第屏蔽层 10a 和其底部的所述多晶硅栅 8 或所述硅外延层 2 之间隔离有第一屏蔽介质 层 9a。 0054 第二法拉第屏蔽层 10b，覆盖在所述第一法拉第屏蔽层 10a 的台阶结构上，所述第 二法拉第屏蔽层 10b 和其底部的所述第一法拉第屏蔽层 10a 或所述硅外延层 2 之间隔离有 第二屏蔽介质层 9b。 0055 源区 5，由形成于所述体区 4 中的 N 型重掺杂区组成，所述源区 5 和所述多晶硅。
32、栅 8 的第一侧自对准。 0056 漏区 6，由形成于所述漂移区中的 N 型重掺杂区组成，所述漏区 6 和所述多晶硅栅 8 的第二侧相隔一横向距离。 0057 在所述体区 4 表面还形成有 P+ 区 12，所述 P+ 区 12 用于引出所述体区 4 的电极且 说 明 书CN 104485360 A 5/7 页 9 和所述源区 5 相接触。 0058 深接触孔 11，由填充于深槽中的金属组成，所述深槽穿过所述源区 5、所述体区 4 和所述硅外延层 2 并进入到所述硅衬底 1 中，所述深接触孔 11 将所述源区 5、所述体区 4、 所述硅外延层 2 和所述硅衬底 1 电连接。 0059 在横向上，。
33、所述第一注入区3a位于所述多晶硅栅8的第二侧面到所述第一法拉第 屏蔽层 10a 的第二侧面之间，所述第一法拉第屏蔽层 10a 的第二侧面为靠近所述漏区 6 一 侧的侧面 ；所述第二注入区3b位于所述第一法拉第屏蔽层10a的第二侧面到所述漏区6之 间并将所述漏区 6 包围 ；在其它实施例中，如图 2B 所示，所述第一注入区 3a 也能延伸到所 述第一法拉第屏蔽层 10a 的第二侧面和所述第二法拉第屏蔽层 10b 的第二侧面之间，这时 所述第一注入区 3a 和所述第二注入区 3b 会在所述第二法拉第屏蔽层 10b 底部相叠加。 0060 所述第二法拉第屏蔽层 10b 的第二侧面为靠近所述漏区 6 。
34、一侧的侧面，所述漂移 区的最大电场强度位于所述第二法拉第屏蔽层 10b 的第二侧面底部，所述第二法拉第屏蔽 层 10b 的第二侧面底部的掺杂浓度越大所述漂移区的最大电场强度越大 ；当所述第二法拉 第屏蔽层 10b 仅包括所述第二注入区 3b 时，通过调节所述第二注入区 3b 的掺杂浓度调节 所述第二法拉第屏蔽层 10b 的第二侧面底部的所述漂移区的最大电场强度 ；当所述第二法 拉第屏蔽层 10b 的第二侧面底部为所述第一注入区 3a 和所述第二注入区 3b 交叠时，所述 漂移区的最大电场强度由所述第一注入区3a和所述第二注入区3b的交叠在一起的掺杂决 定。 0061 所述第一注入区 3a 的掺。
35、杂浓度大于所述第二注入区 3b 的掺杂浓度，在保证所述 第一注入区 3a 的电场强度小于所述漂移区的最大电场强度的条件下，所述第一注入区 3a 的掺杂浓度越大，所述第一注入区 3a 的电场强度越大、射频 LDMOS 器件的击穿电压越大、 饱和电流也越大。在一较佳实施方式中，所述第一注入区 3a 的注入杂质为磷，注入能量为 80KeV 至 300KeV，注入剂量为 2.5E12cm -2 ；所述第二注入区 3b 的注入杂质为磷，注入能量为 80KeV 至 300KeV，注入剂量为 1.6E12cm -2 。 0062 在其它实施例中，所述射频 LDMOS 器件也能为 P 型器件，需要将上述 N 。
36、型器件的各 掺杂区的掺杂类型互换即可实现。 0063 下面以 N 型射频 LDMOS 器件为例说明本发明实施例射频 LDMOS 器件的制造方法， 包括如下步骤 ： 0064 步骤一、在 P 型重掺杂的硅衬底 1 表面上外延生长形成 P 型掺杂的硅外延层 2。所 述硅衬底 1 的掺杂浓度大于 1e20cm -3 。硅外延层 2 的掺杂浓度和厚度取决于器件的漏端工 作电压，漏端工作电压越高，硅外延层 2 掺杂越低、厚度越厚。 0065 步骤二、采用 N 型离子注入工艺在所述硅外延层 2 的选定区域中分别形成第一注 入区 3a 和第二注入区 3b，由所述第一注入区 3a 和所述第二注入区 3b 组成。
37、漂移区 ；在横向 上，所述第一注入区 3a 位于后续形成的多晶硅栅 8 的第二侧面到第一法拉第屏蔽层 10a 的 第二侧面之间，所述第一法拉第屏蔽层10a的第二侧面为靠近漏区6一侧的侧面 ；所述第二 注入区 3b 位于所述第一法拉第屏蔽层 10a 的第二侧面到所述漏区 6 之间并将所述漏区 6 包围 ；在其它实施例中，所述第一注入区 3a 也能延伸到所述第一法拉第屏蔽层 10a 的第二 侧面和所述第二法拉第屏蔽层10b的第二侧面之间，这时所述第一注入区3a和所述第二注 入区 3b 会在所述第二法拉第屏蔽层 10b 底部相叠加。 说 明 书CN 104485360 A 6/7 页 10 0066。
38、 所述第二法拉第屏蔽层 10b 的第二侧面为靠近所述漏区 6 一侧的侧面，所述漂移 区的最大电场强度位于所述第二法拉第屏蔽层 10b 的第二侧面底部，所述第二法拉第屏蔽 层 10b 的第二侧面底部的掺杂浓度越大所述漂移区的最大电场强度越大 ；当所述第二法拉 第屏蔽层 10b 仅包括所述第二注入区 3b 时，通过调节所述第二注入区 3b 的掺杂浓度调节 所述第二法拉第屏蔽层 10b 的第二侧面底部的所述漂移区的最大电场强度 ；当所述第二法 拉第屏蔽层 10b 的第二侧面底部为所述第一注入区 3a 和所述第二注入区 3b 交叠时，所述 漂移区的最大电场强度由所述第一注入区3a和所述第二注入区3b的。
39、交叠在一起的掺杂决 定。 0067 所述第一注入区 3a 的掺杂浓度大于所述第二注入区 3b 的掺杂浓度，在保证所述 第一注入区 3a 的电场强度小于所述漂移区的最大电场强度的条件下，所述第一注入区 3a 的掺杂浓度越大，所述第一注入区3a的电场强度越大、射频LDMOS器件的击穿电压越大、饱 和电流也越大。 0068 在一较佳实施方式中，所述第一注入区 3a 的注入杂质为磷，注入能量为 80KeV 至 300KeV，注入剂量为 2.5E12cm -2 ；所述第二注入区 3b 的注入杂质为磷，注入能量为 80KeV 至 300KeV，注入剂量为 1.6E12cm -2 。 0069 离子注入之后。
40、进行热推进工艺对所述第一注入区3a和所述第二注入区3b进行扩 散和激活。 0070 步骤三、在所述硅外延层 2 表面生长栅介质层 7 ；较佳为，所述栅介质层 为栅氧 化层。 0071 步骤四、在所述栅介质层 7 表面淀积多晶硅 8。 0072 步骤五、采用光刻刻蚀工艺对所述多晶硅 8 进行刻蚀形成多晶硅栅 8，所述多晶硅 栅 8 作为所述射频 LDMOS 器件的栅极 ；所述多晶硅栅 8 的第二侧延伸到所述漂移区上方。 0073 步骤六、在所述硅外延层 2 的选定区域中的进行 P 型离子注入形成体区 4，形成所 述体区 4 的选定区域由光刻工艺定义、且所述体区 4 的选定区域和所述多晶硅栅 8 。
41、的第一 侧自对准，被所述多晶硅栅 8 覆盖的所述体区 4 表面用于形成沟道。 0074 步骤七、进行 N 型重掺杂离子注入形成源区 5 和漏区 6，所述源区 5 和所述多晶硅 栅 8 的第一侧自对准 ；所述漏区 6 和所述多晶硅栅 8 的第二侧相隔一横向距离并位于所述 漂移区中。 0075 在所述源区5、所述漏区6和所述多晶硅栅8表面形成金属硅化物，较佳为，所述金 属硅化物为钛硅化物。 0076 步骤八、依次形成第一屏蔽介质层 9a 和第一法拉第屏蔽层 10a ；所述第一法拉第 屏蔽层 10a 需要采用先淀积再进行光刻定义以及干法刻蚀形成，刻蚀后的所述第一法拉第 屏蔽层 10a 覆盖在所述多晶。
42、硅栅 8 的第二侧的台阶结构上，所述第一法拉第屏蔽层 10a 和 其底部的所述多晶硅栅 8 或所述硅外延层 2 之间隔离有所述第一屏蔽介质层 9a。 0077 步骤九、依次形成第二屏蔽介质层 9b 和第二法拉第屏蔽层 10b ；所述第二法拉第 屏蔽层 10b 需要采用先淀积再进行光刻定义以及干法刻蚀形成，刻蚀后的所述第二法拉第 屏蔽层 10b 覆盖在所述第一法拉第屏蔽层 10a 的台阶结构上，所述第二法拉第屏蔽层 10b 和其底部的所述第一法拉第屏蔽层 10a 或所述硅外延层 2 之间隔离有第二屏蔽介质层 9b。 0078 步骤十、进行深槽刻蚀，所述深槽穿过所述源区5、所述体区4和所述硅外延层。
43、2并 说 明 书CN 104485360 A 7/7 页 11 进入到所述硅衬底 1 中 ；在所述深槽中填充金属形成所述深接触孔 11，所述深接触孔 11 将 所述源区 5、所述体区 4、所述硅外延层 2 和所述硅衬底 1 电连接。 0079 在其它实施例方法中，所述射频 LDMOS 器件也能为 P 型器件，需要将上述 N 型器件 的各掺杂区的掺杂类型互换即可实现。 0080 本发明实施例射频 LDMOS 器件中，通过增加所述第一注入区 3a 的掺杂浓度，能够 增加整个漂移区的掺杂浓度，从而能够使得漂移区和硅外延层 2 形成的耗尽区增加，如图 3 所示，是现有射频LDMOS器件与本发明实施例射。
44、频LDMOS器件的耗尽区仿真图 ；曲线201为 现有射频 LDMOS 器件的耗尽区边界，曲线 202 为本发明实施例射频 LDMOS 器件的耗尽区边 界，可知，本发明实施例器件的耗尽区增加了。耗尽区的变宽能够增加击穿电压。 0081 本发明实施例能实现将碰撞电离从所述第二法拉第屏蔽层 10b 底部移到重掺杂 的漏区 6 端，如图 4 所示，是现有射频 LDMOS 器件与本发明实施例射频 LDMOS 器件的碰撞电 离仿真图 ；现有器件的碰撞电离位置如虚线框 203 所示，是位于所述第二法拉第屏蔽层 10b 底部 ；而本发明实施例器件的碰撞电离位置如虚线框 204 所示，是位于所述漏区 6 端。 。
45、0082 本发明实施例保证所述第二法拉第屏蔽层 10b 的第二侧面底部的电场强度为最 大电场强度的条件下，能够增加所述第一注入区 3a 的掺杂浓度，只要保证所述第一注入区 3a 的电场强度小于所述漂移区的最大电场强度的条件即可，所述第一注入区 3a 的掺杂浓 度越大，所述第一注入区3a的电场强度越大、射频LDMOS器件的击穿电压越大、饱和电流也 越大。如图 5 所示，是现有射频 LDMOS 器件与本发明实施例射频 LDMOS 器件沿漂移区的横 向电场强度分布图 ；曲线205对应于现有射频LDMOS器件沿漂移区的横向电场强度分布，曲 线 206 对应于本发明实施例射频 LDMOS 器件沿漂移区的。
46、横向电场强度分布，AA 位置处对应 于所述第二法拉第屏蔽层 10b 的第二侧面底部，AA 位置处的电场强度最大 ；BB 位置处对应 于所述第一法拉第屏蔽层 10a 的第二侧面底部，CC 位置处对应于所述多晶硅栅 8 的第二侧 面底部，DD 位置处对应于所述漏区 6 的边缘位置 ；可知，AA 位置处的电场强度都差不多 ；本 发明实施例通过增加所述第一注入区 3a 的掺杂浓度后，所述第一注入区 3a 的电场强度会 增加，而电场强度曲线所包的面积即为击穿电压，所以本发明实施例射频 LDMOS 器件的击 穿电压会增加 ；同时，由于第一注入区 3a 的掺杂浓度增加后整个漂移区的掺杂浓度得到增 加，故器件。
47、的饱和电流会增加。 0083 如图 6 所示，是本发明 RFLDMOS 器件与现有 RFLDMOS 器件的 IDVG 测试曲线，测试 时漏极电压 VD 设置为 0.1V，ID 为漏极电流，VG 为栅极电压 ；曲线 207 为现有器件曲线，曲 线 208 为本发明实施例器件曲线，可知本发明实施例的 ID 增加了。 0084 如图 7 所示，是本发明 RFLDMOS 器件与现有 RFLDMOS 器件的 IDVD 测试曲线 ；测试 时栅极电压 VG 设置为 5V，ID 为漏极电流，VD 为漏极电压 ；曲线 209 为现有器件曲线，曲线 210 为本发明实施例器件曲线，可知本发明实施例的 ID 增加了。
48、。 0085 如图8所示，是本发明RFLDMOS器件与现有RFLDMOS器件的击穿电压测试曲线 ；曲 线211为现有器件曲线，曲线212为本发明实施例器件曲线，可知本发明实施例击穿电压增 加了。 0086 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。 说 明 书CN 104485360 A 1/5 页 12 图1 图 2A 说 明 书 附 图CN 104485360 A 2/5 页 13 图 2B 图3 说 明 书 附 图CN 104485360 A 3/5 页 14 图4 说 明 书 附 图CN 104485360 A 4/5 页 15 图5 图6 说 明 书 附 图CN 104485360 A 5/5 页 16 图7 图8 说 明 书 附 图CN 104485360 A 。