半导体装置及其制造方法.pdf

实施方式的半导体装置具备：第1导电型的第1GaN类半导体层；第1导电型的第2GaN类半导体层，设在第1GaN类半导体层上；第2导电型的第3GaN类半导体层，设在第2GaN类半导体层上的一部分区域中；第1导电型的第4GaN类半导体层，设在第3GaN类半导体层上，是外延生长层；栅极绝缘膜，设在第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上；栅极电极，设在栅极绝缘膜上；第1电极，设在第4GaN类半导体层上；第2电极，设在第1GaN类半导体层的与第2GaN类半导体层相反的一侧；第3电极，设在第2GaN类半导体层上。

权利要求书1.  一种半导体装置，其特征在于，具备：第1导电型的第1GaN类半导体层；第1导电型的第2GaN类半导体层，设在上述第1GaN类半导体层上，第1导电型的杂质浓度比上述第1GaN类半导体层低；第2导电型的第3GaN类半导体层，设在上述第2GaN类半导体层上的一部分区域中；第1导电型的第4GaN类半导体层，设在上述第3GaN类半导体层上，是外延生长层，第1导电型的杂质浓度比上述第2GaN类半导体层高；栅极绝缘膜，设在上述第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上；栅极电极，设在上述栅极绝缘膜上；第1电极，设在上述第4GaN类半导体层上；第2电极，设在上述第1GaN类半导体层的与上述第2GaN类半导体层相反的一侧；以及第3电极，设在上述第2GaN类半导体层上。2.  如权利要求1所述的半导体装置，其特征在于，在上述第2GaN类半导体层上的一部分区域还具备将上述第1电极或上述第3电极包围且分别分离设置的、第2导电型的杂质浓度与上述第3GaN类半导体层大致相同的多个第2导电型的第5GaN类半导体层。3.  如权利要求2所述的半导体装置，其特征在于，在上述第2GaN类半导体层上的一部分区域还具备与上述第3电极接触且第2导电型的杂质浓度与上述第3GaN类半导体层及上述第5GaN类半导体层大致相同的第2导电型的第6GaN类半导体层。4.  如权利要求1所述的半导体装置，其特征在于，上述第1电极被设在一端位于上述第4GaN类半导体层、另一端位于上述第3GaN类半导体层的槽内，并且上述第1电极与上述第3GaN类半导体层接触。5.  如权利要求1所述的半导体装置，其特征在于，上述第2GaN类半导体层的膜厚是1μm以上且20μm以下，上述第 2GaN类半导体层的第1导电型的杂质浓度是1×1016cm－3以上且2×1017cm－3以下。6.  如权利要求1所述的半导体装置，其特征在于，上述第3GaN类半导体层的膜厚是0.1μm以上且2μm以下。7.  如权利要求3所述的半导体装置，其特征在于，上述第3GaN类半导体层、第5GaN类半导体层及第6GaN类半导体层的第2导电型的杂质浓度比上述第2GaN类半导体层的第1导电型的杂质浓度高一个数量级以上。8.  如权利要求1所述的半导体装置，其特征在于，上述第1电极和上述第3电极由不同的材料形成。9.  如权利要求1所述的半导体装置，其特征在于，上述第2GaN类半导体层和上述第3电极进行肖特基连接。10.  如权利要求1所述的半导体装置，其特征在于，上述第4GaN类半导体层和上述第1电极、以及上述第1GaN类半导体层和上述第2电极进行欧姆连接。11.  一种半导体装置的制造方法，其特征在于，在第1GaN类半导体层上，通过外延生长法，形成第1导电型的杂质浓度比上述第1GaN类半导体层低的第1导电型的第2GaN类半导体层；在上述第2GaN类半导体层上，通过外延生长法形成第2导电型的第3GaN类半导体层；在上述第3GaN类半导体层上，通过外延生长法，形成第1导电型的杂质浓度比上述第2GaN类半导体层高的第1导电型的第4GaN类半导体层；对上述第4GaN类半导体层的一部分区域和上述第3GaN类半导体层的一部分区域进行蚀刻，使上述第2GaN类半导体层的一部分区域露出，并形成上述第3GaN类半导体层与上述第4GaN类半导体层的层叠构造的多个第1凸部；在上述第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上形成栅极绝缘膜；在上述栅极绝缘膜上形成栅极电极；在上述第4GaN类半导体层上形成第1电极；在上述第1GaN类半导体层的与上述第2GaN类半导体层相反的一侧形成第2电极；以及在上述第2GaN类半导体层上形成第3电极。12.  如权利要求11所述的半导体装置的制造方法，其特征在于，对上述第4GaN类半导体层的一部分区域和上述第3GaN类半导体层的一部分区域进行蚀刻，形成各自分离的上述第3GaN类半导体层的多个第2凸部。13.  如权利要求12所述的半导体装置的制造方法，其特征在于，将上述第2凸部的上述第3GaN类半导体层的一部分区域蚀刻，使上述第2GaN类半导体层露出，形成上述第3电极。14.  一种半导体装置的制造方法，其特征在于，在第1GaN类半导体层上，通过外延生长法，形成第1导电型的杂质浓度比上述第1GaN类半导体层低的第1导电型的第2GaN类半导体层；将上述第2GaN类半导体层上的一部分区域通过第1掩模件覆盖，通过选择性外延生长法形成第2导电型的第3GaN类半导体层；在上述第3GaN类半导体层上的至少一部分区域，通过选择性外延生长法，形成第1导电型的杂质浓度比上述第2GaN类半导体层高的第1导电型的第4GaN类半导体层；在上述第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上形成栅极绝缘膜；在上述栅极绝缘膜上形成栅极电极；在上述第4GaN类半导体层上形成第1电极；在上述第1GaN类半导体层的与上述第2GaN类半导体层相反的一侧形成第2电极；以及在上述第2GaN类半导体层上形成第3电极。15.  如权利要求14所述的半导体装置的制造方法，其特征在于，在形成上述第4GaN类半导体层时，将上述第3GaN类半导体层上的一部分区域用第2掩模件覆盖。

说明书半导体装置及其制造方法
相关申请的交叉引用
本申请基于2013年9月20日提出的日本专利申请第2013－196132号主张优先权，这里引用其全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
具有较高的绝缘破坏强度的GaN类半导体被期待应用于功率电子用半导体装置或高频功率半导体装置等。为了使用GaN类半导体的系统的小型化及低功耗化，有将多个GaN类半导体的元件例如晶体管和二极管进行1芯片化的要求。
另一方面，在GaN类半导体中，难以使通过离子注入而导入的杂质的活化率变高。因此，难以将杂质层的层构造不同的晶体管和二极管进行1芯片化。
发明内容
本发明要解决的技术问题是提供一种能够将晶体管和二极管进行1芯片化的GaN类半导体的半导体装置。
技术方案的半导体装置具备：第1导电型的第1GaN类半导体层；第1导电型的第2GaN类半导体层，设在第1GaN类半导体层上，第1导电型的杂质浓度比第1GaN类半导体层低；第2导电型的第3GaN类半导体层，设在第2GaN类半导体层上的一部分区域中；第1导电型的第4GaN类半导体层，设在第3GaN类半导体层上，是外延生长层，第1导电型的杂质浓度比第2GaN类半导体层高；栅极绝缘膜，设在第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上；栅极电极，设在栅极绝缘 膜上；第1电极，设在第4GaN类半导体层上；第2电极，设在第1GaN类半导体层的与第2GaN类半导体层相反的一侧；以及第3电极，设在第2GaN类半导体层上。
根据上述结构，能够提供一种能够将晶体管和二极管进行1芯片化的GaN类半导体的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的结构的示意剖视图。
图2是表示第1实施方式的半导体装置的电路图。
图3是表示第1实施方式的半导体装置的第1制造方法的示意剖视图。
图4是表示第1实施方式的半导体装置的第1制造方法的示意剖视图。
图5是表示第1实施方式的半导体装置的第1制造方法的示意剖视图。
图6是表示第1实施方式的半导体装置的第1制造方法的示意剖视图。
图7是表示第1实施方式的半导体装置的第1制造方法的示意剖视图。
图8是表示第1实施方式的半导体装置的第2制造方法的示意剖视图。
图9是表示第1实施方式的半导体装置的第2制造方法的示意剖视图。
图10是表示第1实施方式的半导体装置的第2制造方法的示意剖视图。
图11是表示用来实现半导体装置的耐压的杂质浓度与GaN层的膜厚的关系的图。
图12是表示第2实施方式的半导体装置的结构的示意剖视图。
图13是表示第2实施方式的半导体装置的第1制造方法的示意剖视图。
图14是表示第2实施方式的半导体装置的第1制造方法的示意剖视图。
图15是表示第2实施方式的半导体装置的第1制造方法的示意剖视图。
图16是表示第2实施方式的半导体装置的第1制造方法的示意剖视图。
图17是表示第2实施方式的半导体装置的第1制造方法的示意剖视图。
图18是表示第2实施方式的半导体装置的第1制造方法的示意剖视图。
图19是表示第2实施方式的半导体装置的第2制造方法的示意剖视图。
图20是表示第2实施方式的半导体装置的第2制造方法的示意剖视图。
图21是表示第2实施方式的半导体装置的第2制造方法的示意剖视图。
图22是表示第2实施方式的半导体装置的第2制造方法的示意剖视图。
图23是表示第2实施方式的半导体装置的第2制造方法的示意剖视图。
图24是表示第3实施方式的半导体装置的结构的示意剖视图。
图25是表示第4实施方式的半导体装置的结构的示意剖视图。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，在以下的说明中，对相同的部件等赋予相同的标号，关于说明了一次的部件等适当省略其说明。
在本说明书中，所谓“GaN类半导体”，是GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)及具备它们的中间组分的半导体的总称。此外，在本说明书中，所谓AlGaN，是指用AlxGa1－xN(0<x<1)的组分式表示的半导体。
此外，在以下的说明中，n+、n、n－及p+、p、p－的表述表示各导电型的杂质浓度的相对的高低。即n+表示与n相比n型的杂质浓度相对较高，n－表示与n相比n型的杂质浓度相对较低。此外，p+表示与p相比p型的杂质浓度相对较高，p－表示与p相比p型的杂质浓度相对较低。另外，也有将n+型、n－型单记作n型，将p+型、p－型单记作p型的情况。
(第1实施方式)
本实施方式的半导体装置具备：第1导电型的第1GaN类半导体层；第1导电型的第2GaN类半导体层，设在第1GaN类半导体层上，第1导电型的杂质浓度比第1GaN类半导体层低；第2导电型的第3GaN类半导体层，设在第2GaN类半导体层上的一部分区域中；第1导电型的第4GaN类半导体层，设在第3GaN类半导体层上，是外延生长层，第1导电型的杂质浓度比第2GaN类半导体层高；栅极绝缘膜，设在第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上；栅极电极，设在栅极绝缘膜上；第1电极，设在第4GaN类半导体层上；第2电极，设在第1GaN类半导体层的与第2GaN类半导体层相反的一侧；第3电极，设在第2GaN类半导体层上。
图1是表示本实施方式的半导体装置的结构的示意剖视图。图2是本实施方式的半导体装置的电路图。
半导体装置100中，晶体管和二极管被1芯片化。如图2所示，使晶 体管的源极电极和二极管的阳极电极共用，使晶体管的漏极电极和二极管的阴极电极共用。二极管对于防止在晶体管中流过过电流是有益的。
晶体管是MISFET(Metal-Insulator-Semiconductor-Field Effect Transistor，金属绝缘体半导体场效应晶体管)。此外，二极管是SBD(Schottky Barrier Diode，肖特基势垒二极管)。
在本实施方式中，以第1导电型是n型、第2导电型是p型的情况为例进行说明。因而，晶体管是以电子为载流子的n沟道型晶体管。此外，晶体管是使载流子在半导体基板的表面侧的源极电极与背面侧的漏极电极之间移动的纵型晶体管。
半导体装置100在n+型的GaN层(第1GaN类半导体层)12上具备n－型的GaN层(第2GaN类半导体层)14。
n+型的GaN层12作为晶体管的漏极区域、二极管的阴极区域发挥功能。n+型的GaN层12例如含有Si(硅)作为n型杂质。
n+型的GaN层12的n型杂质浓度例如是1×1018cm－3以上且1×1020cm－3以下。
n－型的GaN层14是所谓的漂移层。n－型的GaN层14例如含有Si(硅)作为n型杂质。n－型的GaN层14的n型杂质浓度例如是1×1014cm－3以上且1×1018cm－3以下。n－型的GaN层14的n型杂质浓度比n+型的GaN层12的n型杂质浓度低。n－型的GaN层14的膜厚例如是1μm以上20μm以下。
在n－型的GaN层(第2GaN类半导体层)14上的一部分区域具备p型的GaN层(第3GaN类半导体层)16。p型的GaN层16例如含有Mg(镁)作为p型杂质。p型的GaN层16是外延生长层。p型的GaN层16作为晶体管的沟道区域(基极区域)发挥功能。
在p型的GaN层(第3GaN类半导体层)16上设有n+型的GaN层(第4GaN类半导体层)18。n+型的GaN层18作为晶体管的源极区域发挥功能。
n+型的GaN层18是外延生长层。n+型的GaN层18与n－型的GaN层14相比n型杂质浓度较高。
n+型的GaN层18例如含有Si(硅)作为n型杂质。n+型的GaN层18的n型杂质浓度例如是1×1018cm－3以上且1×1023cm－3以下。
p型的GaN层16和n+型的GaN层18具备台面构造。即，p型的GaN层16和n+型的GaN层18突出到n－型的GaN层14上，截面是梯形形状。另外，台面构造的侧面并不一定是锥形状，也可以是垂直的面。
在n－型的GaN层(第2GaN类半导体层)14、p型的GaN层(第3GaN类半导体层)16及n+型的GaN层(第4GaN类半导体层)18上，连续地设有栅极绝缘膜20。栅极绝缘膜20例如是硅氧化膜或硅氮化膜。
在栅极绝缘膜20上形成有栅极电极22。栅极电极22被设在两个台面构造之间的区域中。栅极电极22例如是Ni(镍)或Ti(钛)等的金属。在栅极电极22中，除了金属以外还可以采用金属硅化物、多晶硅等。
在栅极电极22上，形成有例如由硅氧化膜或硅氮化膜形成的未图示的层间绝缘膜。
并且，在n+型的GaN层(第4GaN类半导体层)18设有源极电极(第1电极)24。源极电极24例如是含有Ni(镍)的金属。
在本实施方式中，源极电极(第1电极)24设在一端位于n+型的GaN层(第4GaN类半导体层)18、另一端位于p型的GaN层(第3GaN类半导体层)16的槽内。并且接触在p型的GaN层16上。
通过该结构，源极电极24也作为施加对沟道区域(基极区域)的电位的电极而发挥功能。换言之，使源极电极24和沟道电极(基极电极)共用，简单且以小面积实现了两者的接触。
另外，也可以做成将源极电极24和沟道电极(基极电极)独立设置的结构。在此情况下，只要做成不设置上述槽、将源极电极24用n+型的GaN层(第4GaN类半导体层)18的表面连接的结构即可。
另外，从使晶体管的导通电流增大的观点来看，优选的是，n+型的GaN层(第4GaN类半导体层)18和源极电极(第1电极)24进行欧姆连接。
此外，在n+型的GaN层(第1GaN类半导体层)12的与n－型的GaN层(第2GaN类半导体层)14相反的一侧，设有漏极电极(第2电极)26。漏极电极26也作为二极管的阴极电极发挥功能。漏极电极26例如是含有Ni的金属。
从使晶体管的导通电流增大、并且使二极管的正向电流增大的观点来看，优选的是，n+型的GaN层(第1GaN类半导体层)12和漏极电极(第 2电极)26进行欧姆连接。
在n－型的GaN层(第2GaN类半导体层)14上，设有阳极电极(第3电极)28。n－型的GaN层(第2GaN类半导体层)14和阳极电极(第3电极)28进行肖特基连接。阳极电极28例如具备Ni(镍)/Au(金)的层叠构造。
源极电极(第1电极)24和阳极电极(第3电极)28从将各自的接触特性最优化的观点来看，优选的是由不同的材料形成。
另外，源极电极24和阳极电极28既可以是通过未图示的配线进行共用而赋予相同的电位的结构，也可以是不共用而赋予不同的电位的结构。
接着，对本实施方式的半导体装置的第1制造方法进行说明。
本实施方式的半导体装置的第1制造方法，在第1GaN类半导体层上，通过外延生长法，形成第1导电型的杂质浓度比第1GaN类半导体层低的第1导电型的第2GaN类半导体层；在第2GaN类半导体层上，通过外延生长法形成第2导电型的第3GaN类半导体层；在第3GaN类半导体层上，通过外延生长法，形成第1导电型的杂质浓度比第2GaN类半导体层高的第1导电型的第4GaN类半导体层；将第4GaN类半导体层和第3GaN类半导体层的一部分区域蚀刻，使第2GaN类半导体层的一部分区域露出，并形成第3GaN类半导体层和第4GaN类半导体层的层叠构造的多个第1凸部；在第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上形成栅极绝缘膜；在栅极绝缘膜上形成栅极电极；在第4GaN类半导体层上形成第1电极；在第1GaN类半导体层的与第2GaN类半导体层相反的一侧形成第2电极；在第2GaN类半导体层上形成第3电极。
图3～图7是表示本实施方式的半导体装置的第1制造方法的示意剖视图。
首先，准备作为n型杂质而含有例如1×1018cm－3以上且1×1020cm－3以下的Si(硅)的n+型的GaN层(第1GaN类半导体层)12。n+型的GaN层12为外延生长的基板。
接着，在n+型的GaN层12上，通过外延生长法，形成作为n型杂质而例如含有5×1015cm－3以上且5×1017cm－3以下的Si、膜厚例如为0.5μm以上且30μm以下的高电阻的n－型的GaN层(第2GaN类半导体层)14。 外延生长例如通过MOCVD(Metal Organic Chemical Vapor Deposition，金属有机化合物化学气相淀积)法进行。
接着，在n－型的GaN层(第2GaN类半导体层)14上，通过外延生长法，形成包含p型杂质在内的p型的GaN层(第3GaN类半导体层)16。p型杂质例如是Mg(镁)。此外，源气体例如是三甲基镓(TMG)、氨(NH3)，源气体中的p型掺杂剂例如是二茂镁(Cp2Mg)。
接着，通过外延生长法，在p型的GaN层(第3GaN类半导体层)16上形成n+型的GaN层(第4GaN类半导体层)18。n+型的GaN层18作为n型杂质而含有例如1×1018cm－3以上且1×1020cm－3以下的Si(硅)。
通过以上，形成n+型的GaN层(第1GaN类半导体层)12、n－型的GaN层(第2GaN类半导体层)14、p型的GaN层(第3GaN类半导体层)16、n+型的GaN层(第4GaN类半导体层)18的层叠构造(图3)。
接着，对n+型的GaN层(第4GaN类半导体层)18及p型的GaN层(第3GaN类半导体层)16的一部分区域进行蚀刻，使n－型的GaN层(第2GaN类半导体层)露出，并形成p型的GaN层(第3GaN类半导体层)16和n+型的GaN层(第4GaN类半导体层)18的层叠构造的第1凸部。
具体而言，在n+型的GaN层(第4GaN类半导体层)18上，例如使用光刻技术而形成掩模件30(图4)。掩模件30是抗蚀剂。
接着，以掩模件30为掩模，将n+型的GaN层(第4GaN类半导体层)18及p型的GaN层(第3GaN类半导体层)16蚀刻，形成台面构造(第1凸部)(图5)。蚀刻例如通过RIE(Reactive Ion Etching，反应离子刻蚀)进行。
接着，将掩模件30剥离(图6)。
在两个台面构造(第1凸部)之间的n－型的GaN层(第2GaN类半导体层)14、p型的GaN层(第3GaN类半导体层)16及n+型的GaN层(第4GaN类半导体层)18上，形成栅极绝缘膜20(图7)。栅极绝缘膜20例如通过用LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相沉积)法或PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)法将硅氮化膜堆积而形成。
接着，在栅极绝缘膜20上形成栅极电极22。在栅极电极22的形成中， 例如在栅极绝缘膜20上使用光刻技术而形成抗蚀剂掩模。然后，通过蒸镀法及剥离法，仅在被图案化的部位形成栅极电极22。
然后，使用周知的工艺，形成源极电极(第1电极)24、漏极电极(第2电极)26、阳极电极(第3电极)28。
通过以上的制造方法，制造图1所示的本实施方式的半导体装置。
接着，对本实施方式的半导体装置的第2制造方法进行说明。
本实施方式的半导体装置的第2制造方法，在第1GaN类半导体层上，通过外延生长法，形成第1导电型的杂质浓度比第1GaN类半导体层低的第1导电型的第2GaN类半导体层；将第2GaN类半导体层上的一部分区域通过第1掩模件覆盖，通过选择性外延生长法形成第2导电型的第3GaN类半导体层；在第3GaN类半导体层上的至少一部分区域中，通过选择性外延生长法，形成第1导电型的杂质浓度比第2GaN类半导体层高的第1导电型的第4GaN类半导体层；在第2GaN类半导体层、第3GaN类半导体层及第4GaN类半导体层上形成栅极绝缘膜；在栅极绝缘膜上形成栅极电极；在第4GaN类半导体层上形成第1电极；在第1GaN类半导体层的与第2GaN类半导体层相反的一侧形成第2电极；在第2GaN类半导体层上形成第3电极。
图8～图10是表示本实施方式的半导体装置的第2制造方法的示意剖视图。另外，关于与第1制造方法重复的内容省略记述。
首先，与第1制造方法同样，在n+型的GaN层12上，通过外延生长法形成n－型的GaN层(第2GaN类半导体层)14。
接着，将n－型的GaN层(第2GaN类半导体层)14上的一部分区域用掩模件32(第1掩模件)覆盖(图8)。掩模件32通过周知的膜堆积法、由光刻及蚀刻得到的图案化而形成。掩模件32例如是硅氧化膜。
接着，在n－型的GaN层(第2GaN类半导体层)14上，通过选择性外延生长法，形成含有p型杂质的p型的GaN层(第3GaN类半导体层)16。p型杂质例如是Mg(镁)。此外，源气体例如是三甲基镓(trimethyl gallium,TMG)、氨(ammonia,NH3)，源气体中的p型掺杂剂例如是二茂镁(cyclopentadienyl magnesium,Cp2Mg)。
接着，通过选择性外延生长法，在p型的GaN层(第3GaN类半导体 层)16上，形成n+型的GaN层(第4GaN类半导体层)18。n+型的GaN层(第4GaN类半导体层)18作为n型杂质而含有例如1×1018cm－3以上且1×1020cm－3以下的Si(硅)。
通过p型的GaN层16和n+型的GaN层18的选择性外延生长，形成台面构造(图9)。
接着，将掩模件32剥离(图10)。掩模件32的剥离例如通过湿式蚀刻进行。
然后，与第1制造方法同样，形成栅极绝缘膜20、栅极电极22、源极电极(第1电极)24、漏极电极(第2电极)26、阳极电极(第3电极)28。
通过以上的制造方法，制造图1所示的本实施方式的半导体装置。
根据本实施方式，通过晶体管和二极管进行1芯片化，集成度提高。因而，实现能够小型化及低功耗化的半导体装置。
特别是，在本实施方式中，不使用对杂质层进行离子注入而形成的半导体层。因此，实现活化率较高的杂质层。因而，能够降低半导体层和电极的接触电阻，并且使半导体层的电阻也降低。由此，能够实现导通电流较高的高性能的半导体装置。
此外，根据本实施方式，能够通过简单的构造及制造方法将层构造不同的晶体管和二极管1芯片化。
图11是表示用来实现半导体装置的耐压的杂质浓度与GaN层的膜厚的关系的图。横轴是GaN层的杂质浓度(掺杂浓度)，纵轴是GaN层的膜厚。表示要实现的耐压是1.5MV/cm的情况和3.3MV/cm的情况。如果考虑半导体装置的动作边际值，则优选的是将耐压设定为1.5MV/cm。
在本实施方式中，半导体装置的耐压由n－型的GaN层(第2GaN类半导体层)14的条件决定。因而，从实现1.5MV/cm的耐压的观点来看，n－型的GaN层(第2GaN类半导体层)的膜厚为1μm以上且20μm以下、n型的杂质浓度为1×1016cm－3以上且2×1017cm－3以下是优选的。
(第2实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：在第2GaN类半导体层上的一部分区域中还具备第2导电型的第5GaN类半导体层， 所述第5GaN类半导体层将第1电极或第3电极包围并分别离开而设有多个，第2导电型的杂质浓度与第3GaN类半导体层大致相同。此外，与第1实施方式的不同点还在于：在第2GaN类半导体层上的一部分区域中还具备第2导电型的第6GaN类半导体层，所述第6GaN类半导体层接触在第3电极上，第2导电型的杂质浓度与第3GaN类半导体层及第5GaN类半导体层大致相同。以下，关于与第1实施方式重复的内容省略一部分记述。
图12是表示本实施方式的半导体装置的结构的示意剖视图。本实施方式的半导体装置200除了第1实施方式的构造以外，还具备p型的末端构造(第5GaN类半导体层)40和p型的末端部(第6GaN类半导体层)42。
p型的末端构造(第5GaN类半导体层)40在n－型的GaN层(第2GaN类半导体层)14上的一部分区域中以将源极电极(第1电极)24或阳极电极(第3电极)28包围的方式设有多个。各个p型的末端构造40相互分离。
p型的末端构造40是所谓的保护环。通过设置p型的末端构造40，对晶体管的漏极侧或二极管的阴极侧施加的电场被缓和，晶体管或二极管的耐压提高。
p型的末端部(第6GaN类半导体层)42在n－型的GaN层(第2GaN类半导体层)14上的一部分区域中接触在阳极电极(第3电极)28上而设置。通过设置末端部42，阳极电极(第3电极)28的电场被缓和，二极管的耐压提高。
p型的末端构造(第5GaN类半导体层)40及p型的末端部(第6GaN类半导体层)42由与p型的GaN层(第3GaN类半导体层)16大致相同的半导体层形成。因而，p型的末端构造(第5GaN类半导体层)40、p型的末端部(第6GaN类半导体层)42具备与p型的GaN层(第3GaN类半导体层)16大致相同的p型杂质浓度。
接着，对本实施方式的半导体装置的第1制造方法进行说明。
本实施方式的半导体装置的第1制造方法在以下这些点上与第1实施方式的半导体装置的第1制造方法不同：将第4GaN类半导体层和第3GaN类半导体层的一部分区域蚀刻，形成各自分离的第3GaN类半导体层的多个第2凸部；以及，将第2凸部的第3GaN类半导体层的一部分区域蚀刻，使第2GaN类半导体层露出，并形成第3电极。以下，关于与第1实施方 式的半导体装置的第1制造方法重复的内容省略一部分记述。
图13～图18是表示本实施方式的半导体装置的第1制造方法的示意剖视图。
在n+型的GaN层(第1GaN类半导体层)12、n－型的GaN层(第2GaN类半导体层)14、p型的GaN层(第3GaN类半导体层)16、n+型的GaN层(第4GaN类半导体层)18的形成之前的步骤，与第1实施方式是同样的。
接着，在n+型的GaN层(第4GaN类半导体层)18上形成掩模件44(图13)。掩模件44例如通过周知的光刻技术形成。掩模件44是抗蚀剂。
接着，以掩模件44为掩模，将n+型的GaN层(第4GaN类半导体层)18及p型的GaN层(第3GaN类半导体层)16蚀刻(图14)。蚀刻例如通过RIE(Reactive Ion Etching)进行。
接着，将掩模件44剥离。然后，以使n+型的GaN层(第4GaN类半导体层)18的一部分区域露出的方式形成掩模件45(图15)。掩模件45例如通过周知的光刻技术形成。掩模件45是抗蚀剂。
接着，以掩模件45为掩模，将n+型的GaN层(第4GaN类半导体层)18的一部分区域蚀刻(图16)。蚀刻例如通过RIE(Reactive Ion Etching)进行。
接着，将掩模件45剥离(图17)。
通过上述工艺，形成晶体管的台面构造、晶体管或二极管的p型的末端构造(第5GaN类半导体层)40、以及二极管的p型的末端部(第6GaN类半导体层)42。晶体管的台面构造对应于第1凸部，二极管的p型的末端构造40及二极管的p型的末端部(第6GaN类半导体层)42对应于第2凸部。
在n－型的GaN层(第2GaN类半导体层)14、p型的GaN层(第3GaN类半导体层)16、n+型的GaN层(第4GaN类半导体层)18、p型的末端构造(第5GaN类半导体层)40及p型的末端部(第6GaN类半导体层)42上，形成栅极绝缘膜20(图18)。栅极绝缘膜20例如通过用LPCVD(Low Pressure Chemical Vapor Deposition)法或PECVD(Plasma Enhanced Chemical Vapor Deposition)法将硅氮化膜堆积而形成。
接着，在栅极绝缘膜20上形成栅极电极22。在栅极电极22的形成中，例如在栅极绝缘膜20上使用光刻技术形成抗蚀剂掩模。然后，通过蒸镀法及剥离法，仅在被图案化的部位形成栅极电极22。
然后，使用周知的工艺，形成源极电极(第1电极)24、漏极电极(第2电极)26、阳极电极(第3电极)28。
另外，阳极电极(第3电极)28通过将p型的末端部(第6GaN类半导体层)42的p型的GaN层(第3GaN类半导体层)16的一部分区域蚀刻、使n－型的GaN层(第2GaN类半导体层)14露出而形成。
通过以上的制造方法，制造图12所示的本实施方式的半导体装置。
接着，对本实施方式的半导体装置的第2制造方法进行说明。
本实施方式的半导体装置的第2制造方法与第1实施方式的半导体装置的第2制造方法的不同点在于：当形成第4GaN类半导体层时，将第3GaN类半导体层上的一部分区域用第2掩模件覆盖。以下，关于与第1实施方式的半导体装置的第2制造方法重复的内容省略一部分记述。
图19～图23是表示本实施方式的半导体装置的第2制造方法的示意剖视图。另外，关于与第1制造方法重复的内容省略记述。
首先，与第1制造方法同样，在n+型的GaN层(第1GaN类半导体层)12上，通过外延生长法形成n－型的GaN层(第2GaN类半导体层)14。
接着，将n－型的GaN层(第2GaN类半导体层)14上的一部分区域通过掩模件(第1掩模件)46覆盖(图19)。掩模件46通过周知的膜堆积法、由光刻及蚀刻得到的图案化而形成。掩模件46例如是硅氧化膜。
接着，在n－型的GaN层(第2GaN类半导体层)14上，通过选择性外延生长法，形成包含p型杂质的p型的GaN层(第3GaN类半导体层)16(图20)。p型杂质例如是Mg(镁)。此外，源气体例如是三甲基镓(TMG)、氨(NH3)，源气体中的p型掺杂剂例如是二茂镁(Cp2Mg)。
接着，将p型的GaN层(第3GaN类半导体层)16上的一部分区域通过掩模件(第2掩模件)48覆盖(图21)。掩模件48通过周知的膜堆积法、由光刻及蚀刻得到的图案化而形成。掩模件46例如是硅氧化膜。
接着，通过选择性外延生长法，在p型的GaN层(第3GaN类半导体层)16上形成n+型的GaN层(第4GaN类半导体层)18(图22)。n+型的 GaN层(第4GaN类半导体层)18作为n型杂质而含有例如1×1018cm－3以上1×1020cm－3且以下的Si(硅)。
接着，将掩模件46、48剥离(图23)。掩模件46、48的剥离例如通过湿式蚀刻进行。
然后，与第1制造方法同样，形成栅极绝缘膜20、栅极电极22、源极电极(第1电极)24、漏极电极(第2电极)26、阳极电极(第3电极)28。
通过以上的制造方法，制造图12所示的本实施方式的半导体装置。
根据本实施方式，除了第1实施方式的效果以外，还将晶体管和二极管的耐压进一步提高。因而，实现更高耐压的半导体装置。
另外，从使半导体装置200的耐压提高的观点来看，优选的是，p型的GaN层(第3GaN类半导体层)16、p型的末端构造(第5GaN类半导体层)40及p型的末端部(第6GaN类半导体层)42中的p型的杂质浓度比n－型的GaN层(第2GaN类半导体层)14中的n型的杂质浓度高一个数量级以上。此外，优选的是，p型的GaN层(第3GaN类半导体层)16、p型的末端构造(第5GaN类半导体层)40及p型的末端部(第6GaN类半导体层)42中的p型的杂质浓度为n－型的GaN层(第2GaN类半导体层)14中的n型的杂质浓度的三个数量级以下。
(第3实施方式)
本实施方式的半导体装置除了在第1导电型的第1GaN类半导体层与第2电极之间具备第1导电型的Si(硅)基板以外，与第2实施方式是同样的。因而，关于与第2实施方式同样的内容省略记述。
图24是表示本实施方式的半导体装置的结构的示意剖视图。本实施方式的半导体装置300除了第1实施方式的构造以外，还在n+型的GaN层(第1GaN类半导体层)12与漏极电极(第2电极)26之间具备n型的Si(硅)基板52。
本实施方式的半导体装置在n型的Si(硅)基板52上通过异质外延生长形成GaN类半导体层。n+型的GaN层(第1GaN类半导体层)12作为缓冲层发挥功能。
通过本实施方式，也能够得到与第2实施方式同样的效果。本实施方 式作为外延生长的基板可以使用n型的Si(硅)基板52，能够降低半导体装置400的成本，并且晶片的大口径化也变容易。
(第4实施方式)
本实施方式的半导体装置除了在n型的Si(硅)基板上设有到达n+型的GaN层(第1GaN类半导体层)的凹部以外，与第3实施方式是同样的。因而，关于与第3实施方式同样的内容省略记述。
图25是表示本实施方式的半导体装置的结构的示意剖视图。本实施方式的半导体装置400除了第3实施方式的构造以外，还在n型的Si(硅)基板52上设有到达n+型的GaN层(第1GaN类半导体层)12的凹部。并且，在该凹部中设置漏极电极26。凹部通过蚀刻而设置。
通过本实施方式，也能够得到与第3实施方式同样的效果。进而，在n型的Si(硅)基板52上通过设置凹部、形成漏极电极26，能够将开启电阻降低。
另外，也可以做成将n型的Si(硅)基板52全部通过蚀刻或研磨除去的结构。在此情况下，元件构造与第2实施方式为同样的。
在实施方式中，以第1导电型是n型、第2导电型是p型的情况为例进行了说明，但也可以采用以第1导电型为p型、第2导电型为n型的结构。
在实施方式中，以对1个晶体管和1个二极管进行1芯片化的情况为例进行了说明，但也可以做成对1个晶体管和多个二极管、多个晶体管和1个二极管、或者多个晶体管和多个二极管1进行芯片化的结构。
以上说明了一些实施方式，但这些实施方式都只是例示，并不限定本发明的范围。事实上，这里记述的半导体装置及其制造方法可以通过各种各样的形态来实施，而且，在不脱离本发明的主旨的范围内能够进行各种省略、替代及变更。权利要求书和其等价物包含这些本发明的主旨范围内的形态或变更。