基于CIFF结构的SIGMADELTA调制器.pdf

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摘要
申请专利号:

CN201510018390.X

申请日:

2015.01.14

公开号:

CN104579351A

公开日:

2015.04.29

当前法律状态:

公开

有效性:

审中

法律详情:

公开

IPC分类号:

H03M3/00

主分类号:

H03M3/00

申请人:

深圳市矽普特科技有限公司

发明人:

魏亨儒; 江碧波; 周命福

地址:

518000广东省深圳市南山区高新南七道018号高新工业村R3-A座A503室

优先权:

专利代理机构:

深圳中一专利商标事务所44237

代理人:

张全文

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内容摘要

本发明适用于信号处理技术领域,提供了一种基于CIFF结构的Sigma-Delta调制器,包括:第一复用器、第二复用器、第三复用器、第四复用器、第五复用器、第六复用器、第一加法器、第二加法器、乘法器、量化器以及减法器。本发明通过采用6个8路复用器、2个加法器、1个乘法器、1个量化器以及1个减法器来实现基于CIFF结构的Sigma-Delta调制器,实现了良好的时序控制,且无需使用大量的运算器以及结构复杂的乘法器,大大节约了硬件资源,降低了芯片成本。

权利要求书

权利要求书1.  一种基于CIFF结构的Sigma-Delta调制器,其特征在于,包括:第一复用器,第一输入端以及第二输入端的输入为空,第三输入端、第四输入端、第五输入端、第六输入端、第七输入端以及第八输入端分别输入固定系数;第二复用器,第一输入端以及第二输入端的输入为空,第三输入端、第五输入端、第六输入端以及第八输入端分别与第二加法器的输出端连接,第四输入端以及第七输入端分别输入所述第二加法器经过1个寄存器后的输出信号;第三复用器,第一输入端、第二输入端以及第三输入端的输入为空,第四输入端输入所述第二加法器经过8N-2个寄存器后的输出信号,第五输入端输入基础采样率经过P倍的倍频后的值,第六输入端、第七输入端以及第八输入端分别输入第一加法器经过1个寄存器后的输出信号,其中,N为所述Sigma-Delta调制器的输入通道数,N为大于或等于1的整数,P为插值滤波器的插值倍数,P为大于或等于1的整数;第四复用器,第一输入端、第二输入端以及第三输入端的输入为空,第四输入端、第五输入端、第六输入端以及第七输入端输入乘法器经过1个寄存器后的输出信号,第八输入端与所述乘法器的输出端连接;第五复用器,第一输入端、第二输入端以及第四输入端的输入为空,第三输入端以及第六输入端输入所述第二加法器经过8N-2个寄存器后的输出信号,第五输入端输入第一加法器经过1个寄存器后的输出信号,第七输入端输入基础采样率经过P倍的倍频后的值,第八输入端与减法器的输出端连接;第六复用器,第一输入端、第二输入端以及第四输入端的输入为空,第三输入端、第五输入端以及第六输入端输入所述第二加法器经过8N个寄存器后 的输出信号,第七输入端输入所述第二加法器经过8N-1个寄存器后的输出信号,第八输入端输入所述乘法器经过1个寄存器后的输出信号;所述第一加法器,第一输入端与所述第三复用器的输出端连接,第二输入端与所述第四复用器的输出端连接;所述第二加法器,第一输入端与所述第五复用器的输出端连接,第二输入端与所述第六复用器的输出端连接;所述乘法器,第一输入端与所述第一复用器的输出端连接,第二输入端与所述第二复用器的输出端连接;量化器,输入端与所述第一加法器经过时序选择器后的输出信号连接;所述减法器,第一输入端输入所述第二加法器经过1个寄存器后的输出信号,第二输入端与所述量化器的输出端连接。2.  如权利要求1所述的调制器,其特征在于,所述第一复用器、所述第二复用器、所述第三复用器、所述第四复用器、所述第五复用器以及所述第六复用器均在第J+8K个时钟周期选择第J+1输入端作为该时刻的输入信号,其中,J为大于或等于0且小于或等于7的整数,K为大于或等于0的整数。3.  如权利要求1所述的调制器,其特征在于,所述乘法器的输出延迟为8N个时钟周期。4.  如权利要求1所述的调制器,其特征在于,所述寄存器的输出延迟为1个时钟周期。5.  如权利要求2至4任一项所述的调制器,其特征在于,所述时钟周期等于时钟频率的倒数,所述时钟频率等于第一采样率的8倍,所述第一采样率等于所述基础采样率的P倍。

说明书

说明书基于CIFF结构的Sigma-Delta调制器
技术领域
本发明属于信号处理技术领域,尤其涉及基于CIFF(Cascade-of-Integrators Feedforward Form,前馈形式的级联积分器)结构的Sigma-Delta调制器。
背景技术
随着多媒体技术的发展,音频功放也开始实现数字化。信号输入方式从仅仅支持模拟信号输入逐渐转变为支持数字信号与模拟信号的混合输入,甚至是仅支持数字信号输入的功放芯片。而在音效处理方面,数字化应用早已超越模拟音效处理,信号从输入到处理全过程数字化,直到最后输出到负载音箱,再转换成模拟音频。
在数字音频转换成模拟音频输出的过程中,模数转换器是必不可少的。由于具有较低的基础频率(20kHz)以及较高的信噪比(16位的音频需要96dB的信噪比),音频领域中的模数转换器统一使用Sigma-Delta调制器。Hi-Fi(High Fidelity,高保真度)音频往往使用4阶以上的Sigma-Delta调制器。在高阶的Sigma-Delta调制器中,运算规模较大。若输入信号的插值倍数较高,则需要大量的运算器,实现难度大。
发明内容
鉴于此,本发明实施例提供了一种基于CIFF结构的Sigma-Delta调制器,以解决现有的高阶Sigma-Delta调制器运算规模大,需要大量的运算器,实现 难度大的问题。
一方面,本发明实施例提供了一种基于CIFF结构的Sigma-Delta调制器,包括:
第一复用器,第一输入端以及第二输入端的输入为空,第三输入端、第四输入端、第五输入端、第六输入端、第七输入端以及第八输入端分别输入固定系数;
第二复用器,第一输入端以及第二输入端的输入为空,第三输入端、第五输入端、第六输入端以及第八输入端分别与第二加法器的输出端连接,第四输入端以及第七输入端分别输入所述第二加法器经过1个寄存器后的输出信号;
第三复用器,第一输入端、第二输入端以及第三输入端的输入为空,第四输入端输入所述第二加法器经过8N-2个寄存器后的输出信号,第五输入端输入基础采样率经过P倍的倍频后的值,第六输入端、第七输入端以及第八输入端分别输入第一加法器经过1个寄存器后的输出信号,其中,N为所述Sigma-Delta调制器的输入通道数,N为大于或等于1的整数,P为插值滤波器的插值倍数,P为大于或等于1的整数;
第四复用器,第一输入端、第二输入端以及第三输入端的输入为空,第四输入端、第五输入端、第六输入端以及第七输入端输入乘法器经过1个寄存器后的输出信号,第八输入端与所述乘法器的输出端连接;
第五复用器,第一输入端、第二输入端以及第四输入端的输入为空,第三输入端以及第六输入端输入所述第二加法器经过8N-2个寄存器后的输出信号,第五输入端输入第一加法器经过1个寄存器后的输出信号,第七输入端输入基础采样率经过P倍的倍频后的值,第八输入端与减法器的输出端连接;
第六复用器,第一输入端、第二输入端以及第四输入端的输入为空,第三 输入端、第五输入端以及第六输入端输入所述第二加法器经过8N个寄存器后的输出信号,第七输入端输入所述第二加法器经过8N-1个寄存器后的输出信号,第八输入端输入所述乘法器经过1个寄存器后的输出信号;
所述第一加法器,第一输入端与所述第三复用器的输出端连接,第二输入端与所述第四复用器的输出端连接;
所述第二加法器,第一输入端与所述第五复用器的输出端连接,第二输入端与所述第六复用器的输出端连接;
所述乘法器,第一输入端与所述第一复用器的输出端连接,第二输入端与所述第二复用器的输出端连接;
量化器,输入端与所述第一加法器经过时序选择器后的输出信号连接;
所述减法器,第一输入端输入所述第二加法器经过1个寄存器后的输出信号,第二输入端与所述量化器的输出端连接。
本发明实施例与现有技术相比存在的有益效果是:本发明实施例通过采用6个8路复用器、2个加法器、1个乘法器、1个量化器以及1个减法器来实现基于CIFF结构的Sigma-Delta调制器,实现了良好的时序控制,且无需使用大量的运算器以及结构复杂的乘法器,大大节约了硬件资源,降低了芯片成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器的结构 框图;
图2是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第一复用器的输入输出示意图;
图3是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第二复用器的输入输出示意图;
图4是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第三复用器的输入输出示意图;
图5是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第四复用器的输入输出示意图;
图6是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第五复用器的输入输出示意图;
图7是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第六复用器的输入输出示意图;
图8是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第一加法器的输入输出示意图;
图9是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第二加法器的输入输出示意图;
图10是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的乘法器的输入输出示意图;
图11是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的量化器的输入输出示意图;
图12是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的减法器的输入输出示意图;
图13是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器的实现原理图;
图14是本发明实施例提供的基于CIFF结构的Sigma-Delta调制器的时序图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
本发明实施例通过采用6个8路复用器、2个加法器、1个乘法器、1个量化器以及1个减法器来实现基于CIFF结构的Sigma-Delta调制器,实现了良好的时序控制,且无需使用大量的运算器以及结构复杂的乘法器,大大节约了硬件资源,降低了芯片成本。
图1示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器的结构框图,参照图1,该基于CIFF结构的Sigma-Delta调制器包括第一复用器101、第二复用器102、第三复用器103、第四复用器104、第五复用器105、第六复用器106、第一加法器107、第二加法器108、乘法器109、量化器110以及减法器111。
进一步地,第一复用器101、第二复用器102、第三复用器103、第四复用器104、第五复用器105、第六复用器106均在第J+8K个时钟周期选择第J+1输入端作为该时刻的输入信号,其中,J为大于或等于0且小于或等于7的整数,K为大于或等于0的整数。
图2示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的 第一复用器的输入输出示意图,参照图2:
第一复用器,第一输入端以及第二输入端的输入为空,第三输入端、第四输入端、第五输入端、第六输入端、第七输入端以及第八输入端分别输入固定系数。
第一复用器在时钟信号的控制下,在第J+8K个时钟周期选择第J+1输入端作为该时钟周期的输入信号,在这里,用Tk表示第k个时钟周期,k=J+8K,其中,k为大于或等于0的整数。具体地,在T0选择第一输入端作为输入信号,在T1选择第二输入端作为输入信号,在T2选择第三输入端作为输入信号,在T8选择第一输入端作为输入信号,在T9选择第二输入端作为输入信号,以此类推。
在本发明实施例中,第一复用器的第一输入端以及第二输入端的输入为空,即第一复用器在T(0+8K)以及T(1+8K)的输入为空。第一复用器的第三输入端输入固定系数g2,第四输入端输入固定系数a4,第五输入端输入固定系数a3,第六输入端输入固定系数a2,第七输入端输入固定系数g1,第八输入端输入固定系数a1。也就是说,第一复用器在T(2+8K)输入g2,在T(3+8K)输入a4,在T(4+8K)输入a3,在T(5+8K)输入a2,在T(6+8K)输入g1,在T(7+8K)输入a1。M_coeff表示第一复用器的输出信号。第一复用器的输出端与乘法器的第一输入端连接,即M_coeff为乘法器的输入信号。
图3示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第二复用器的输入输出示意图,参照图3:
第二复用器,第一输入端以及第二输入端的输入为空,第三输入端、第五输入端、第六输入端以及第八输入端分别与第二加法器的输出端连接,第四输入端以及第七输入端分别输入所述第二加法器经过1个寄存器后的输出信号。
第二复用器在时钟信号的控制下,在第J+8K个时钟周期选择第J+1输入端作为该时钟周期的输入信号,在这里,用Tk表示第k个时钟周期,k=J+8K,其中,k为大于或等于0的整数。具体地,在T0选择第一输入端作为输入信号,在T1选择第二输入端作为输入信号,在T2选择第三输入端作为输入信号,在T8选择第一输入端作为输入信号,在T9选择第二输入端作为输入信号,以此类推。
在本发明实施例中,第二复用器的第一输入端以及第二输入端的输入为空,即第一复用器在T(0+8K)以及T(1+8K)的输入为空。A2表示第二加法器,A2o表示第二加法器的当前输出信号,A2d1表示第二加法器延迟1个时钟周期后的输出信号。第二复用器的第三输入端、第五输入端、第六输入端以及第八输入端分别输入第二加法器的当前输出信号,第四输入端以及第七输入端分别输入第二加法器经过1个寄存器后的输出信号。也就是说,第二复用器在T(2+8K)输入A2o,在T(3+8K)输入A2d1,在T(4+8K)输入A2o,在T(5+8K)输入A2o,在T(6+8K)输入A2d1,在T(7+8K)输入A2o。M_In表示第二复用器的输出信号。第二复用器的输出端与乘法器的第二输入端连接,即M_In为乘法器的输入信号。
进一步地,所述寄存器的输出延迟为1个时钟周期。
进一步地,所述时钟周期等于时钟频率的倒数,所述时钟频率等于第一采样率的8倍,所述第一采样率等于所述基础采样率的P倍。
单通道的基础采样率为1x,在这里,x可能为44.1kHz或者48kHz,双通道的基础采样率为2x,四通道的基础采样率为4x,八通道的基础采样率为8x。P为插值滤波器的插值倍数。可选地,P等于16。当P等于16时,单通道的第一采样率为16x,时钟频率为128x;双通道的第一采样率为32x,时钟频率 为256x;四通道的第一采样率为64x,时钟频率为512x;八通道的第一采样率为128x,时钟频率为1024x。
图4示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第三复用器的输入输出示意图,参照图4:
第三复用器,第一输入端、第二输入端以及第三输入端的输入为空,第四输入端输入所述第二加法器经过8N-2个寄存器后的输出信号,第五输入端输入基础采样率经过P倍的倍频后的值,第六输入端、第七输入端以及第八输入端分别输入第一加法器经过1个寄存器后的输出信号,其中,N为所述Sigma-Delta调制器的输入通道数,N为大于或等于1的整数,P为插值滤波器的插值倍数,P为大于或等于1的整数。
第三复用器在时钟信号的控制下,在第J+8K个时钟周期选择第J+1输入端作为该时钟周期的输入信号,在这里,用Tk表示第k个时钟周期,k=J+8K,其中,k为大于或等于0的整数。具体地,在T0选择第一输入端作为输入信号,在T1选择第二输入端作为输入信号,在T2选择第三输入端作为输入信号,在T8选择第一输入端作为输入信号,在T9选择第二输入端作为输入信号,以此类推。
在本发明实施例中,第三复用器的第一输入端、第二输入端以及第三输入端的输入为空,即第三复用器在T(0+8K)、T(1+8K)以及T(2+8K)的输入为空。A1表示第一加法器,A1d1表示第一加法器延迟1个时钟周期后的输出信号,A2d(8N-2)表示第二加法器延迟8N-2个时钟周期后的输出信号,U表示基础采样率经过P倍倍频后的值。第三复用器在T(3+8K)输入A2d(8N-2),在T(4+8K)输入U,在T(5+8K)输入A1d1,在T(6+8K)输入A1d1,在T(7+8K)输入A1d1。A1_In1表示第三复用器的输出信号。第三复用器的 输出端与第一加法器的第一输入端连接,即A1_In1为第一加法器的输入信号。
图5示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第四复用器的输入输出示意图,参照图5:
第四复用器,第一输入端、第二输入端以及第三输入端的输入为空,第四输入端、第五输入端、第六输入端以及第七输入端输入乘法器经过1个寄存器后的输出信号,第八输入端与所述乘法器的输出端连接。
第四复用器在时钟信号的控制下,在第J+8K个时钟周期选择第J+1输入端作为该时钟周期的输入信号,在这里,用Tk表示第k个时钟周期,k=J+8K,其中,k为大于或等于0的整数。具体地,在T0选择第一输入端作为输入信号,在T1选择第二输入端作为输入信号,在T2选择第三输入端作为输入信号,在T8选择第一输入端作为输入信号,在T9选择第二输入端作为输入信号,以此类推。
在本发明实施例中,第四复用器的第一输入端、第二输入端以及第三输入端的输入为空,即第四复用器在T(0+8K)、T(1+8K)以及T(2+8K)的输入为空。Mo表示乘法器的当前输出信号,Md表示乘法器延迟1个时钟周期后的输出信号。第四复用器在T(3+8K)输入Md,在T(4+8K)输入Md,在T(5+8K)输入Md,在T(6+8K)输入Md,在T(7+8K)输入Mo。A1_In2表示第四复用器的输出信号。第四复用器的输出端与第一加法器的第二输入端连接,即A1_In2为第一加法器的输入信号。
图6示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第五复用器的输入输出示意图,参照图6:
第五复用器,第一输入端、第二输入端以及第四输入端的输入为空,第三输入端以及第六输入端输入所述第二加法器经过8N-2个寄存器后的输出信 号,第五输入端输入第一加法器经过1个寄存器后的输出信号,第七输入端输入基础采样率经过P倍的倍频后的值,第八输入端与减法器的输出端连接。
第五复用器在时钟信号的控制下,在第J+8K个时钟周期选择第J+1输入端作为该时钟周期的输入信号,在这里,用Tk表示第k个时钟周期,k=J+8K,其中,k为大于或等于0的整数。具体地,在T0选择第一输入端作为输入信号,在T1选择第二输入端作为输入信号,在T2选择第三输入端作为输入信号,在T8选择第一输入端作为输入信号,在T9选择第二输入端作为输入信号,以此类推。
在本发明实施例中,第五复用器的第一输入端、第二输入端以及第四输入端的输入为空,即第五复用器在T(0+8K)、T(1+8K)以及T(3+8K)的输入为空。sub表示减法器的输出信号。第五复用器在T(2+8K)输入A2d(8N-2),在T(4+8K)输入A1d1,在T(5+8K)输入A2d(8N-2),在T(6+8K)输入U,在T(7+8K)输入sub。A2_In1表示第五复用器的输出信号。第五复用器的输出端与第二加法器的第一输入端连接,即A2_In1为第二加法器的输入信号。
图7示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第六复用器的输入输出示意图,参照图7:
第六复用器,第一输入端、第二输入端以及第四输入端的输入为空,第三输入端、第五输入端以及第六输入端输入所述第二加法器经过8N个寄存器后的输出信号,第七输入端输入所述第二加法器经过8N-1个寄存器后的输出信号,第八输入端输入所述乘法器经过1个寄存器后的输出信号。
第六复用器在时钟信号的控制下,在第J+8K个时钟周期选择第J+1输入端作为该时钟周期的输入信号,在这里,用Tk表示第k个时钟周期,k=J+8K,其中,k为大于或等于0的整数。具体地,在T0选择第一输入端作为输入信 号,在T1选择第二输入端作为输入信号,在T2选择第三输入端作为输入信号,在T8选择第一输入端作为输入信号,在T9选择第二输入端作为输入信号,以此类推。
在本发明实施例中,第六复用器的第一输入端、第一输入端以及第四输入端的输入为空,即第六复用器在T(0+8K)、T(1+8K)以及T(3+8K)的输入为空。sub表示减法器的输出信号。A2d(8N)表示第二加法器延迟8N个时钟周期后的输出信号,A2d(8N-1)表示第二加法器延迟8N-1个时钟周期后的输出信号。第六复用器在T(2+8K)输入A2d(8N),在T(4+8K)输入A2d(8N),在T(5+8K)输入A2d(8N),在T(6+8K)输入A2d(8N-1),在T(7+8K)输入Md。A2_In2表示第六复用器的输出信号。第六复用器的输出端与第二加法器的第二输入端连接,即A2_In2为第二加法器的输入信号。
图8示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第一加法器的输入输出示意图,参照图8:
所述第一加法器,第一输入端与所述第三复用器的输出端连接,第二输入端与所述第四复用器的输出端连接。
在本发明实施例中,第一加法器输入A1_In1以及A1_In2。Z-1表示1个寄存器,延迟1个时钟周期。A1o表示第一加法器的当前输出信号,A1d1表示第一加法器延迟1个时钟周期后的输出信号。
图9示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的第二加法器的输入输出示意图,参照图9:
所述第二加法器,第一输入端与所述第五复用器的输出端连接,第二输入端与所述第六复用器的输出端连接。
在本发明实施例中,第二加法器输入A2_In1以及A2_In2。Z-8N表示8N 个寄存器,共延迟8N个时钟周期。A2o表示第二加法器的当前输出信号,A2d1表示第二加法器延迟1个时钟周期后的输出信号,A2d(8N-2)表示第二加法器延迟8N-2个时钟周期后的输出信号,A2d(8N-1)表示第二加法器延迟8N-1个时钟周期后的输出信号,A2d(8N)表示第二加法器延迟8N个时钟周期后的输出信号。
图10示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的乘法器的输入输出示意图,参照图10:
所述乘法器,第一输入端与所述第一复用器的输出端连接,第二输入端与所述第二复用器的输出端连接。
在本发明实施例中,乘法器的输入为M_coeff以及M_In。M表示乘法器,Mo表示乘法器的当前输出信号,Md表示乘法器延迟1个时钟周期后的输出信号。
进一步地,所述乘法器的输出延迟为8N个时钟周期。
图11示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的量化器的输入输出示意图,参照图11:
量化器,输入端与所述第一加法器经过时序选择器后的输出信号连接。
在本发明实施例中,Q表示量化器,TS表示时序选择器。量化器的输入端输入A1o经过时序选择器的输出信号,量化器的输出信号为Y。具体地,时序选择器在T(7+8K)输出A1o至量化器。在这里,量化器的位数为6位。
图12示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器中的减法器的输入输出示意图,参照图12:
所述减法器,第一输入端输入所述第二加法器经过1个寄存器后的输出信号,第二输入端与所述量化器的输出端连接。
在本发明实施例中,S表示减法器,sub表示减法器的输出信号。需要说明的是,减法器的第一输入端输入的A2d1作为被减数,第二输入端输入的Y作为减数。
图13示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器的实现原理图,参照图13,该调制器包括10个加法单元、1个减法单元、6个乘法单元、4个延迟单元Z-N以及量化单元Q。其中,乘法单元具有8N个时钟周期的延迟。根据图13,可得出以下公式:
M1=s3×a1;
M2=s4×a2;
M3=s6×a3;
M4=s7×a4;
M1=s4×g1;
M1=s7×g2;
s1=U+d3;
s2=s1-Y;
s3=s2+M6;
s4=d3+d4;
s5=d4+M7;
s6=s5+d6;
s7=d6+d7;
s8=U+M4;
s9=s8+M3;
s10=s9+M2;
s11=s10+M1。
图14示出了本发明实施例提供的基于CIFF结构的Sigma-Delta调制器的时序图。从图14可知,4阶CIFF结构的Sigma-Delta运算只需要6个时钟周期。在图14中,箭头线表示运算流程,箭头上的A1表示使用第一加法器,箭头上的A2表示使用第二加法器。
根据图13以及图14可以得到以下表1:
表1



以单通道为例,时序选择器循环输入调节6个复用器工作的周期信号。在T0~T7,乘法单元刚刚具有输入信号,由于乘法单元具有8个时钟周期的延迟,因此,在T0~T7乘法单元是没有输出信号的。乘法单元在T2~T7的运算结果在T10~T15输出。例如,在T2时,第一复用器选择g2、第二复用器选择A2o作为乘法器的输入信号,乘法器执行M7运算并在T10输出结果。在T10,第二加法器使用d6与d7作为输入信号,d6与d7表示上一循环周期(T0~T7)s6与s7的输出,分别为T4和T2第二加法器的输出。为了将T4与T2的输出在T10使用,分别要延迟6个时钟周期和8个时钟周期,因此使用A2d6与A2d8作为输入。在T11,第一加法器使用d4与M7作为输入,由于M7是T10的乘法器的输出,在T11使用时必须延迟一个时钟周期。在T11,Md的实际输出便是M7。按照以上方法,整理所有时序便可得到6个8路复用器、2个加法器、乘法器、量化器以及减法器之间的时序关系,并得到以下公式:
对于乘法器:
M7=g2×A2o;
M4=a4×A2d1;
M3=a3×A2o;
M2=a2×A2o;
M6=g1×A2d1;
M1=a1×A2o;
对于第一加法器:
s5=A2d6+Md;
s8=U+Md;
s9=A1d1+Md;
s10=A1d1+Md;
s11=A1d1+Mo;
对于第二加法器:
s7=A2d6+A2d8;
s6=A1d1+A2d8;
s4=A2d6+A2d8;
s1=U+A2d7;
s3=sub+Md。
对于减法器:
s2=s1-Y,即s2=A2d1-Y;
对于量化器:
Y=s11,即Y=A1o(T(7+8K))。
本发明实施例通过采用6个8路复用器、2个加法器、1个乘法器、1个量化器以及1个减法器来实现基于CIFF结构的Sigma-Delta调制器,实现了良好的时序控制,且无需使用大量的运算器以及结构复杂的乘法器,大大节约了硬件资源,降低了芯片成本。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应 所述以权利要求的保护范围为准。

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本发明适用于信号处理技术领域,提供了一种基于CIFF结构的Sigma-Delta调制器,包括:第一复用器、第二复用器、第三复用器、第四复用器、第五复用器、第六复用器、第一加法器、第二加法器、乘法器、量化器以及减法器。本发明通过采用6个8路复用器、2个加法器、1个乘法器、1个量化器以及1个减法器来实现基于CIFF结构的Sigma-Delta调制器,实现了良好的时序控制,且无需使用大量的运算器以及结构。

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