一种多路时钟缓冲器.pdf

本发明属于时钟电路技术领域，提供了一种多路时钟缓冲器。本发明提供的多路时钟缓冲器包括主缓冲单元和n个时钟分频电路，且其中一个时钟分频电路只对时钟信号进行缓冲处理后输出，其余n-1个时钟分频电路由其所包含的分频单元分别按照预设的分频系数对时钟信号进行分频处理，且n个时钟分频电路中的每个时钟分频电路均包含有开关单元和缓冲单元，开关单元可根据开关控制信号控制每个时钟分频电路的通断，从而使多路时钟缓冲器能够同时驱动多个负载，且能够根据开关控制信号选通一个或多个时钟分频电路，并对时钟信号进行分频处理，以实现为一个或多个对时钟频率要求不同的负载提供时钟信号。

权利要求书1.  一种多路时钟缓冲器，其特征在于，所述多路时钟缓冲器包括主缓冲单元以及n个时钟分频电路；所述主缓冲单元的输入端接入时钟信号，电源端接直流电源，接地端接地，所述主缓冲单元将所述时钟信号进行缓冲处理后输出；所述n个时钟分频电路包括第1个时钟分频电路至第n个时钟分频电路，所述第1个时钟分频电路至所述第n个时钟分频电路从所述主缓冲单元的输出端获取所述时钟信号，所述第1个时钟分频电路输出与所述时钟信号相同频率的第1个时钟信号，第2个时钟分频电路至所述第n个时钟分频电路分别按照预设的分频系数对所述时钟信号进行分频处理后输出第2个时钟信号至第n个钟信号，n为大于1的正整数；所述n个时钟分频电路中的每个时钟分频电路均包括一个开关单元和一个缓冲单元，所述第2个时钟分频电路至所述第n个时钟分频电路中的每个时钟分频电路均包括分频单元，所述第2个时钟分频电路包含一个分频单元，第n个时钟分频电路所包含的分频单元的数量是第n-1个时钟分频电路所包含的分频单元的数量的2倍；所述开关单元的输入端连接所述主缓冲单元的输出端，所述开关单元的控制端接入开关控制信号，所述开关单元根据所述开关控制信号控制每个时钟分频电路的通断；所述分频单元用于对时钟信号进行分频处理；所述缓冲单元用于对时钟信号进行缓冲处理并输出；在所述第1个时钟分频电路中，缓冲单元的输入端连接开关单元的输出端；在所述第2个时钟分频电路至所述第n个时钟分频电路中，每个时钟分频电路 所包含的一个或多个分频单元连接于开关单元的输出端与缓冲单元的输入端之间；在所述第2个时钟分频电路中，分频单元的输入端和输出端分别连接开关单元的输出端和缓冲单元的输入端；在所述第n个时钟分频电路中，从开关单元的输出端开始，多个分频单元依次串联连接至缓冲单元的输入端；在所述第2个时钟分频电路至所述第n个时钟分频电路中，每一个时钟分频电路中的开关单元的电源端、缓冲单元的电源端及分频单元的电源端均连接所述直流电源，开关单元的接地端、缓冲单元的接地端及分频单元的接地端均接地。2.  如权利要求1所述的多路时钟缓冲器，其特征在于，当n不小于3时，在所述第3个时钟分频电路至所述第n个时钟分频电路中，对于包含有多个分频单元的时钟分频电路，当多个分频单元的数量为m，且m为大于1的正整数时，每相邻两个分频单元之间还串接有一个开关单元，该开关单元的输入端和输出端分别连接每相邻两个分频单元中的前一个分频单元的输出端和后一个分频单元的输入端，并且在第1个分频单元至第m-1个分频单元中，每个分频单元的输出端与缓冲单元的输入端之间均连接有一个开关单元，该开关单元的输入端和输出端分别连接所述每个分频单元的输出端和缓冲单元的输入端，该开关单元的电源端和接地端分别连接所述直流电源和地，该开关单元的控制端接入开关控制信号。3.  如权利要求1或2所述的多路时钟缓冲器，其特征在于，所述主缓冲单元包括：第一PMOS管、第二PMOS管、第三PMOS管、电阻R1、第一NMOS 管、第二NMOS管以及第三NMOS管；所述第一PMOS管的栅极与所述电阻R1的第一端及所述第一NMOS管的栅极的共接点作为所述主缓冲单元的输入端，所述第一PMOS管的源极与所述第二PMOS管的源极以及所述第三PMOS管的源极的共接点作为所述主缓冲单元的电源端，所述第一PMOS管的漏极与所述第二PMOS管的栅极、所述第一NMOS管的漏极以及所述第二NMOS管的栅极共接于所述电阻R1的第二端，所述第二PMOS管的漏极与所述第二NMOS管的漏极的共接点连接所述第三PMOS管的栅极与所述第三NMOS管的栅极的共接点，所述第一NMOS管的源极与所述第二NMOS管的源极以及所述第三NMOS管的源极的共接点作为所述主缓冲单元的接地端，所述第三PMOS管的漏极与所述第三NMOS管的漏极的共接点作为所述主缓冲单元的输出端。4.  如权利要求1或2所述的多路时钟缓冲器，其特征在于，所述开关单元包括：第四PMOS管、第四NMOS管、第五PMOS管及第五NMOS管；所述第四PMOS管的漏极与所述第四NMOS管的漏极的共接点作为所述开关单元的输入端，所述第四PMOS管的源极与所述第四NMOS管的源极的共接点作为所述开关单元的输出端，所述第四NMOS管的栅极为所述开关单元的控制端，所述第五PMOS管的栅极与所述第五NMOS管的栅极共接于所述第四NMOS管的栅极，所述第五PMOS管的源极为所述开关单元的电源端，所述第五PMOS管的漏极与所述第五NMOS管的漏极共接于所述第四PMOS管的栅极，所述第五NMOS管的源极为所述开关单元的电源端。5.  如权利要求1或2所述的多路时钟缓冲器，其特征在于，所述缓冲单元包括：第六PMOS管、第七PMOS管、第六NMOS管以及第七NMOS管；所述第六PMOS管的栅极与所述第六NMOS管的栅极的共接点作为所述缓冲单元的输入端，所述第六PMOS管的源极与所述第七PMOS管的源极的共接点作为所述缓冲单元的电源端，所述第六PMOS管的漏极与所述第六NMOS管的漏极的共接点连接所述第七PMOS管的栅极与所述第七NMOS管的栅极的共接点，所述第六NMOS管的源极与所述第七NMOS管的源极的共接点作为所述缓冲单元的接地端，所述第七PMOS管的漏极与所述第七NMOS管的漏极的共接点作为所述缓冲单元的输出端。6.  如权利要求1或2所述的多路时钟缓冲器，其特征在于，一个所述分频单元对时钟信号进行1/2分频处理，一个所述分频单元的分频系数为1/2；所述分频单元包括：第八PMOS管、第九PMOS管、第八NMOS管、第十PMOS管、第九NMOS管、第十NMOS管、第十一PMOS管、第十一NMOS管、第十二NMOS管、第十二PMOS管、第十三NMOS管、第十三PMOS管以及第十四NMOS管；所述第八PMOS管的源极与所述第十PMOS管的源极、所述第十一PMOS管的源极、所述第十二PMOS管的源极以及所述第十三PMOS管的源极的共接点作为所述分频单元的电源端，所述第八PMOS管的栅极与所述第八NMOS管的栅极、所述第十一PMOS管的漏极、所述第十一NMOS管的漏极、所述第十二PMOS管的栅极以及所述第十三NMOS管的栅极共接，所述第八PMOS管的漏极连接所述第九PMOS管的源极，所述第九PMOS管的栅极与所述第十PMOS管的栅极、所述第十NMOS管的栅极以及所述第十一NMOS管的栅极的共接点作为所述分频单元的输入端，所述第九PMOS管的漏极与所述第九 NMOS管的栅极共接于所述第八NMOS管的漏极，所述第十PMOS管的漏极与所述第九NMOS管的漏极、所述第十一PMOS管的栅极以及所述第十二NMOS管的栅极共接，所述第九NMOS管的源极连接所述第十NMOS管的漏极，所述第十一NMOS管的源极连接所述第十二NMOS管的漏极，所述第十二PMOS管的漏极与所述第十三NMOS管的漏极的共接点连接所述第十三PMOS管的栅极与所述第十四NMOS管的栅极的共接点，所述第八NMOS管的源极与所述第十NMOS管的源极、所述第十二NMOS管的源极、所述第十三NMOS管的源极以及所述第十四NMOS管的源极的共接点作为所述分频单元的接地端，所述第十三PMOS管的漏极与所述第十四NMOS管的漏极的共接点作为所述分频单元的输出端。

说明书一种多路时钟缓冲器
技术领域
本发明属于时钟电路技术领域，尤其涉及一种多路时钟缓冲器。
背景技术
在现有的时钟缓冲器架构中，普遍采用单一的时钟缓冲电路对时钟发生器所输出的时钟信号进行缓冲处理后输出，以达到提高时钟发生器的驱动能力的作用。然而，上述现有的时钟缓冲器只能输出一路时钟信号，无法同时驱动多个负载，且如果多个负载对时钟信号的频率要求不同，则现有的时钟缓冲器又无法对时钟信号进行分频处理和多路开关选通以达到为多个负载提供频率不同的时钟信号的目的。因此，现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
发明内容
本发明的目的在于提供一种多路时钟缓冲器，旨在解决现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
本发明是这样实现的，一种多路时钟缓冲器，所述多路时钟缓冲器包括主缓冲单元以及n个时钟分频电路；
所述主缓冲单元的输入端接入时钟信号，电源端接直流电源，接地端接地，所述主缓冲单元将所述时钟信号进行缓冲处理后输出；
所述n个时钟分频电路包括第1个时钟分频电路至第n个时钟分频电路， 所述第1个时钟分频电路至所述第n个时钟分频电路从所述主缓冲单元的输出端获取所述时钟信号，所述第1个时钟分频电路输出与所述时钟信号相同频率的第1个时钟信号，第2个时钟分频电路至所述第n个时钟分频电路分别按照预设的分频系数对所述时钟信号进行分频处理后输出第2个时钟信号至第n个钟信号，n为大于1的正整数；
所述n个时钟分频电路中的每个时钟分频电路均包括一个开关单元和一个缓冲单元，所述第2个时钟分频电路至所述第n个时钟分频电路中的每个时钟分频电路均包括分频单元，所述第2个时钟分频电路包含一个分频单元，第n个时钟分频电路所包含的分频单元的数量是第n-1个时钟分频电路所包含的分频单元的数量的2倍；
所述开关单元的输入端连接所述主缓冲单元的输出端，所述开关单元的控制端接入开关控制信号，所述开关单元根据所述开关控制信号控制每个时钟分频电路的通断；
所述分频单元用于对时钟信号进行分频处理；
所述缓冲单元用于对时钟信号进行缓冲处理并输出；
在所述第1个时钟分频电路中，缓冲单元的输入端连接开关单元的输出端；在所述第2个时钟分频电路至所述第n个时钟分频电路中，每个时钟分频电路所包含的一个或多个分频单元连接于开关单元的输出端与缓冲单元的输入端之间；
在所述第2个时钟分频电路中，分频单元的输入端和输出端分别连接开关单元的输出端和缓冲单元的输入端；
在所述第n个时钟分频电路中，从开关单元的输出端开始，多个分频单元依次串联连接至缓冲单元的输入端；
在所述第2个时钟分频电路至所述第n个时钟分频电路中，每一个时钟分频电路中的开关单元的电源端、缓冲单元的电源端及分频单元的电源端均连接所述直流电源，开关单元的接地端、缓冲单元的接地端及分频单元的接地端均接地。
本发明提供了一种多路时钟缓冲器，其包括主缓冲单元和n个时钟分频电路，且其中一个时钟分频电路只对时钟信号进行缓冲处理后输出，其余n-1个时钟分频电路由其所包含的分频单元分别按照不同的分频系数对时钟信号进行分频处理，且n个时钟分频电路中的每个时钟分频电路均包含有开关单元和缓冲单元，开关单元可根据开关控制信号控制每个时钟分频电路的通断，从而使多路时钟缓冲器能够同时驱动多个负载，且能够根据开关控制信号选通一个或多个时钟分频电路，并对时钟信号进行分频处理，以实现为一个或多个对时钟频率要求不同的负载提供时钟信号，解决了现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
附图说明
图1是本发明实施例提供的多路时钟缓冲器的结构图；
图2是本发明另一实施例提供的多路时钟缓冲器的结构图；
图3是本发明实施例提供的多路时钟缓冲器所涉及的主缓冲单元的示例电路结构图；
图4是本发明实施例提供的多路时钟缓冲器所涉及的开关单元的示例电路结构图；
图5是本发明实施例提供的多路时钟缓冲器所涉及的缓冲单元的示例电路结构图；
图6是本发明实施例提供的多路时钟缓冲器所涉及的分频单元的示例电路结构图；
图7是对应图1所示的多路时钟缓冲器的实例结构示意图；
图8是对应图2所示的多路时钟缓冲器的实例结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1示出了本发明实施例提供的多路时钟缓冲器的结构，为了便于说明，仅示出了与本发明相关的部分，详述如下：
本发明实施例提供的多路时钟缓冲器包括主缓冲单元100以及n个时钟分频电路。
主缓冲单元100的输入端接入时钟信号CLK_IN，电源端接直流电源VDD，接地端接地VSS，主缓冲单元100将时钟信号CLK_IN进行缓冲处理后输出。
n个时钟分频电路（C1～Cn）包括第1个时钟分频电路C1至第n个时钟分频电路Cn，第1个时钟分频电路C1至第n个时钟分频电路Cn从主缓冲单元100的输出端获取时钟信号CLK_IN，第1个时钟分频电路C1输出与时钟信号CLK_IN相同频率的第1个时钟信号CLK_OUT1，第2个时钟分频电路C2至第n个时钟分频电路Cn分别按照预设的分频系数对时钟信号CLK_IN进行分频处理后输出第2个时钟信号CLK_OUT2至第n个钟信号CLK_OUTn，n为大于1的正整数。
n个时钟分频电路（C1～Cn）中的每个时钟分频电路均包括一个开关单元 200和一个缓冲单元300，第2个时钟分频电路C2至第n个时钟分频电路Cn中的每个时钟分频电路均包括分频单元400，第2个时钟分频电路C2包含一个分频单元400，第n个时钟分频电路Cn所包含的分频单元的数量是第n-1个时钟分频电路所包含的分频单元的数量的2倍。
开关单元200的输入端连接主缓冲单元100的输出端，开关单元200的控制端接入开关控制信号EN，开关单元200根据开关控制信号控制每个时钟分频电路的通断。
分频单元400用于对时钟信号进行分频处理。
缓冲单元300用于对时钟信号进行缓冲处理并输出。
在第1个时钟分频电路C1中，缓冲单元300的输入端连接开关单元200的输出端；在第2个时钟分频电路C2至第n个时钟分频电路Cn中，每个时钟分频电路所包含的一个或多个分频单元400连接于开关单元200的输出端与缓冲单元300输入端之间。
在第2个时钟分频电路C2中，分频单元400的输入端和输出端分别连接开关单元200的输出端和缓冲单元300的输入端。
在第n个时钟分频电路Cn中，从开关单元200的输出端开始，多个分频单元400依次串联连接至缓冲单元300的输入端。
在n个时钟分频电路中，开关单元200的控制端接入开关控制信号，且每个时钟分频电路中的开关单元200所接入的开关控制信号可相同或不同，开关控制信号是否相同可根据具体需要驱动的负载数量和频率需求类型确定。
在第2个时钟分频电路C2至第n个时钟分频电路Cn中，每个时钟分频电路中的开关单元200的电源端、缓冲单元300的电源端及分频单元400的电源端均连接直流电源VDD，开关单元200的接地端、缓冲单元300的接地端及 分频单元400的接地端均接地VSS。
另外，在本发明另一实施例中，如图2所示，当n不小于3时，在多路时钟缓冲器的第3个时钟分频电路C3至第n个时钟分频电路Cn中，对于包含有多个分频单元400的时钟分频电路，当多个分频单元400的数量为m，且m为大于1的正整数时，每相邻两个分频单元400之间还串接有一个开关单元200，该开关单元200的输入端和输出端分别连接每相邻两个分频单元400中的前一个分频单元400的输出端和后一个分频单元400的输入端，并且在第1个分频单元400至第m-1个分频单元400中，每个分频单元400的输出端与缓冲单元300的输入端之间均连接有一个开关单元200，该开关单元200的输入端和输出端分别连接所述每个分频单元400的输出端和缓冲单元300的输入端，该开关单元200的电源端和接地端分别连接直流电源VDD和地VSS，该开关单元的控制端接入开关控制信号EN。
进一步地，如图3所示，主缓冲单元100包括：
第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、电阻R1、第一NMOS管N1、第二NMOS管N2以及第三NMOS管N3；
第一PMOS管P1的栅极与电阻R1的第一端及第一NMOS管N1的栅极的共接点作为主缓冲单元100的输入端，第一PMOS管P1的源极与第二PMOS管P2的源极以及第三PMOS管P3的源极的共接点作为主缓冲单元100的电源端，第一PMOS管P1的漏极与第二PMOS管P2的栅极、第一NMOS管N1的漏极以及第二NMOS管N2的栅极共接于电阻R1的第二端，第二PMOS管P2的漏极与第二NMOS管N2的漏极的共接点连接第三PMOS管P3的栅极与第三NMOS管N3的栅极的共接点，第一NMOS管N1的源极与第二NMOS管N2的源极以及第三NMOS管N3的源极的共接点作为主缓冲单元100的接 地端，第三PMOS管P3的漏极与第三NMOS管N3的漏极的共接点作为主缓冲单元100的输出端。
进一步地，如图4所示，开关单元200包括：
第四PMOS管P4、第四NMOS管N4、第五PMOS管P5及第五NMOS管N5；
第四PMOS管P4的漏极与第四NMOS管N4的漏极的共接点作为开关单元200的输入端，第四PMOS管P4的源极与第四NMOS管N4的源极的共接点作为开关单元200的输出端，第四NMOS管N4的栅极为开关单元200的控制端，第五PMOS管P5的栅极与第五NMOS管N5的栅极共接于第四NMOS管N4的栅极，第五PMOS管P5的源极为开关单元200的电源端，第五PMOS管P5的漏极与第五NMOS管N5的漏极共接于第四PMOS管P4的栅极，第五NMOS管N5的源极为开关单元200的电源端。在开关单元200中，当第四NMOS管N4的栅极所接收到的开关控制信号为高电平时，第四NMOS管N4导通，且同时开关控制信号通过由第五PMOS管P5和第五NMOS管N5组成的反相器进行反相处理后输出低电平控制第四PMOS管P4也导通，所以开关单元200是在开关控制信号为高电平时导通，而在开关控制信号为低电平时关断。
进一步地，如图5所示，缓冲单元300包括：
第六PMOS管P6、第七PMOS管P7、第六NMOS管N6以及第七NMOS管N7；
第六PMOS管P6的栅极与第六NMOS管N6的栅极的共接点作为缓冲单元300的输入端，第六PMOS管P6的源极与第七PMOS管P7的源极的共接点作为缓冲单元300的电源端，第六PMOS管P6的漏极与第六NMOS管N6 的漏极的共接点连接第七PMOS管P7的栅极与第七NMOS管N7的栅极的共接点，第六NMOS管N6的源极与第七NMOS管N7的源极的共接点作为缓冲单元300的接地端，第七PMOS管P7的漏极与第七NMOS管N7的漏极的共接点作为缓冲单元300的输出端。
进一步地，一个分频单元400可以对时钟信号进行1/2分频处理，即分频系数为1/2，分频单元400的输出时钟信号的频率为输入时钟信号的频率的1/2。如图6所示，分频单元400包括：
第八PMOS管P8、第九PMOS管P9、第八NMOS管N8、第十PMOS管P10、第九NMOS管N9、第十NMOS管N10、第十一PMOS管P11、第十一NMOS管N11、第十二NMOS管N12、第十二PMOS管P12、第十三NMOS管N13、第十三PMOS管P13以及第十四NMOS管N14；
第八PMOS管P8的源极与第十PMOS管P10的源极、第十一PMOS管P11的源极、第十二PMOS管P12的源极以及第十三PMOS管P13的源极的共接点作为分频单元400的电源端，第八PMOS管P8的栅极与第八NMOS管N8的栅极、第十一PMOS管P11的漏极、第十一NMOS管N11的漏极、第十二PMOS管P12的栅极以及第十三NMOS管N13的栅极共接，第八PMOS管P8的漏极连接第九PMOS管P9的源极，第九PMOS管P9的栅极与第十PMOS管P10的栅极、第十NMOS管N10的栅极以及第十一NMOS管N11的栅极的共接点作为分频单元400的输入端，第九PMOS管P9的漏极与第九NMOS管N9的栅极共接于第八NMOS管N8的漏极，第十PMOS管P10的漏极与第九NMOS管N9的漏极、第十一PMOS管P11的栅极以及第十二NMOS管N12的栅极共接，第九NMOS管N9的源极连接第十NMOS管N10的漏极，第十一NMOS管N11的源极连接第十二NMOS管N12的漏极，第十二PMOS 管P12的漏极与第十三NMOS管N13的漏极的共接点连接第十三PMOS管P13的栅极与第十四NMOS管N14的栅极的共接点，第八NMOS管N8的源极与第十NMOS管N10的源极、第十二NMOS管N12的源极、第十三NMOS管N13的源极以及第十四NMOS管N14的源极的共接点作为分频单元400的接地端，第十三PMOS管P13的漏极与第十四NMOS管N14的漏极的共接点作为分频单元400的输出端。
以下结合实例对图1所示的多路时钟缓冲器作进一步说明：
假设多路时钟缓冲器中有3个时钟分频电路，即n=3，时钟信号CLK_IN的频率为100Hz，如图7所示，且需要对负载1、负载2及负载3进行驱动，负载1所需时钟信号的频率为100Hz，负载2所需时钟信号的频率为50Hz，负载3所需时钟信号的频率为25Hz，则可以由第1个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3分别对负载1、负载2及负载3输出第1个时钟信号CLK_OUT1、第2个时钟信号CLK_OUT2及第3个时钟信号CLK_OUT3，即CLK_OUT1、CLK_OUT2及CLK_OUT3的频率分别为100Hz、50Hz及25Hz。当多路时钟缓冲器接收到时钟信号CLK_IN时，先由主缓冲单元100对CLK_IN进行缓冲处理后分三路输出至第1个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3，由于这三个时钟分频电路均需要驱动负载，所以开关控制信号EN1、EN2及EN3均为高电平，则主缓冲单元100所输出的时钟信号通过开关单元200后输出至缓冲单元300进行二次缓冲处理后输出CLK_OUT1至负载1；在第2个时钟分频电路C2中，则是主缓冲单元100所输出的时钟信号通过开关单元200后输出至分频单元400进行1/2分频处理，以得到频率为50Hz的时钟信号，该时钟信号通过缓冲单元300进行二次缓冲处理后输出CLK_OUT2至负载2；在第3个时钟分频 电路C3中，则是主缓冲单元100所输出的时钟信号通过开关单元200后由2个分频单元400连续进行2次的1/2分频处理（即分频系数为1/4），以得到频率为25Hz的时钟信号，该时钟信号再通过缓冲单元300进行二次缓冲处理后输出CLK_OUT3至负载3。如果需要驱动的负载只有负载1和负载2，则可以将开关控制信号EN3变为低电平以使第3个时钟分频电路C3中的开关单元200关断，则第3个时钟分频电路C3无时钟信号输出。因此，多路时钟缓冲器可以根据实际的负载驱动数量和时钟信号频率需求，灵活地选通一个或多个时钟分频电路以达到驱动一个或多个负载的目的。
由于在本发明另一实施例提供了多路时钟缓冲器的另一实现方式（即图2所示），则以下再结合实例对图2所示的多路时钟缓冲器作进一步说明：假设多路时钟缓冲器中有3个时钟分频电路，即n=3，时钟信号CLK_IN的频率为100Hz，如图8所示，且需要对负载1、负载2及负载3进行驱动，负载1所需时钟信号的频率为100Hz，负载2所需时钟信号的频率为50Hz，负载3所需时钟信号的频率为25Hz，则可以由第1个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3分别对负载1、负载2及负载3输出第1个时钟信号CLK_OUT1、第2个时钟信号CLK_OUT2及第3个时钟信号CLK_OUT3，即CLK_OUT1、CLK_OUT2及CLK_OUT3的频率分别为100Hz、50Hz及25Hz。当多路时钟缓冲器接收到时钟信号CLK_IN时，先由主缓冲单元100对CLK_IN进行缓冲处理后分三路输出至第1个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3，由于这三个时钟分频电路均需要驱动负载，所以开关控制信号EN1、EN2、EN3及EN3'均为高电平，开关控制信号EN3''为低电平，则在第1个时钟分频电路C1中，主缓冲单元100所输出的时钟信号通过开关单元200后输出至缓冲单元300进行二次缓冲处理后输出CLK_OUT1至负载1；在第2个时钟分频电路C2中，则 是主缓冲单元100所输出的时钟信号通过开关单元200后输出至分频单元400进行1/2分频处理，以得到频率为50Hz的时钟信号，该时钟信号通过缓冲单元300进行二次缓冲处理后输出CLK_OUT2至负载2；在第3个时钟分频电路C3中（分频单元的数量m=2），则是主缓冲单元100所输出的时钟信号通过开关单元201后由分频单元401进行一次1/2分频处理后，通过开关单元202后由分频单元402再进行一次1/2分频处理，以得到频率为25Hz的时钟信号，该时钟信号再通过缓冲单元300进行二次缓冲处理后输出CLK_OUT3至负载3，此时开关单元203关断。
另外，如果负载2和负载3所需时钟信号的频率均为50Hz，且需要同时驱动负载1、负载2及负载3，在上述工作原理的基础上，需要将开关控制信号EN3'变为低电平，且开关控制信号EN3''变为高电平，这样就能使第3个时钟分频电路C3输出的第3个时钟信号CLK_OUT3的频率为50Hz。
如果只需要驱动的负载1和负载2，则可以将开关控制信号EN3变为低电平以使第3个时钟分频电路C3中的开关单元201关断，则第3个时钟分频电路C3无时钟信号输出。
综上所述，图2所示的多路时钟缓冲器同样可以根据实际的负载驱动数量和时钟信号频率需求，灵活地选通一个或多个时钟分频电路以达到驱动一个或多个负载的目的，且能够同时输出多个频率相同的时钟信号以满足驱动多个相同负载的需求。
本发明实施例提供的多路时钟缓冲器包括主缓冲单元和n个时钟分频电路，且其中一个时钟分频电路只对时钟信号进行缓冲处理后输出，其余n-1个时钟分频电路由其所包含的分频单元分别按照不同的分频系数对时钟信号进行分频处理，且n个时钟分频电路中的每个时钟分频电路均包含有开关单元和 缓冲单元，开关单元可根据开关控制信号控制每个时钟分频电路的通断，从而使多路时钟缓冲器能够同时驱动多个负载，且能够根据开关控制信号选通一个或多个时钟分频电路，并对时钟信号进行分频处理，以实现为一个或多个对时钟频率要求不同的负载提供时钟信号，解决了现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。