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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410049569.7(22)申请日 2014.02.1361/875,752 2013.09.10 USH01L 27/115(2006.01)H01L 23/50(2006.01)H01L 21/8247(2006.01)(71)申请人株式会社 东芝地址日本东京都(72)发明人藤井光太郎(74)专利代理机构北京市中咨律师事务所 11247代理人杨晓光 于静(54) 发明名称非易失性半导体存储器件及其制造方法(57) 摘要本发明涉及非易失性半导体存储器件及其制造方法。根据一个实施例，一种非易失性半导体存储器件包括半导体区域、元件隔。
2、离区域、控制栅电极、浮栅层、第一绝缘膜、第二绝缘膜、选择栅电极和接触电极。所述元件隔离区域设置在所述半导体区域之间。所述控制栅电极设置在所述半导体区域上。所述浮栅层设置在所述半导体区域与所述控制栅电极相互交叉的位置上。所述第一绝缘膜设置在所述浮栅层与所述半导体区域之间。所述第二绝缘膜设置在所述浮栅层与所述控制栅电极之间。所述选择栅电极设置在所述半导体区域上。所述接触电极被置于所述选择栅电极的与所述控制栅电极相反的一侧，并且与所述半导体区域之一接触。(30)优先权数据(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书5页 附图8页(10)申请公布。
3、号 CN 104425504 A(43)申请公布日 2015.03.18CN 104425504 A1/2页21.一种非易失性半导体存储器件，包括：多个半导体区域，其沿第一方向延伸并且沿与所述第一方向交叉的第二方向排列；元件隔离区域，其设置在所述多个半导体区域中的相邻区域之间；多个控制栅电极，其设置在所述多个半导体区域的上侧，沿所述第二方向延伸，并且沿所述第一方向排列；浮栅层，其设置在所述多个半导体区域中的每个与所述多个控制栅电极中的每个相互交叉的位置上；第一绝缘膜，其设置在所述浮栅层与所述多个半导体区域中的每个之间；第二绝缘膜，其设置在所述浮栅层与所述多个控制栅电极中的每个之间；选择栅电极，。
4、其通过所述第一绝缘膜设置在所述多个半导体区域上，沿所述第二方向延伸，并且被置于所排列的所述多个控制栅电极的末端；以及接触电极，其被置于所述选择栅电极的与所述多个控制栅电极相反的一侧，沿第三方向从所述多个控制栅电极侧朝着所述多个半导体区域侧延伸，并且与所述多个半导体区域之一接触，所述接触电极的下端位于所述选择栅电极下方的所述半导体区域的上表面的下侧，所述接触电极设置在所述半导体区域的所述上表面的位置下侧的一部分的宽度，在所述第一方向上大于所述接触电极在所述上表面的位置的宽度。2.根据权利要求1的器件，其中所述接触电极设置在所述半导体区域的所述上表面的位置下侧的一部分与所述元件隔离区域接触。3.根。
5、据权利要求1的器件，其中在所述半导体区域的所述上表面的位置，平行于所述半导体区域的所述上表面截取的所述接触电极的横截面在所述第一方向上的宽度大于在所述第二方向上的宽度。4.根据权利要求1的器件，其中在所述半导体区域的所述上表面的位置，平行于所述半导体区域的所述上表面截取的所述接触电极的横截面为椭圆形，并且所述第二方向为短轴，所述第一方向为长轴。5.根据权利要求1的器件，其中在所述上表面的位置与所述接触电极的下端之间的位置，所述接触电极设置在所述半导体区域的所述上表面的位置下侧的一部分的宽度大于所述接触电极在所述上表面的位置的宽度。6.根据权利要求1的器件，其中所述接触电极和与所述接触电极相邻的。
6、另一接触电极被布置为在所述第一方向上、在所述第二方向上相互偏移。7.根据权利要求1的器件，其中所述第一方向与所述第二方向正交。8.一种用于制造非易失性半导体存储器件的方法，包括：形成多个半导体区域、元件隔离区域、多个控制栅电极、浮栅层、第一绝缘膜，第二绝缘膜、选择栅电极、以及层间绝缘膜，其中，所述多个半导体区域沿第一方向延伸并且沿与所述第一方向交叉的第二方向排列；所述元件隔离区域设置在所述多个半导体区域中的相邻区域之间；所述多个控制栅电极设置在所述多个半导体区域上侧，沿所述第二方向延伸，并且沿所述第一方向排列；所述浮栅层设置在所述多个半导体区域中的每个与所述多个控制栅电极中的每个相互交叉的位置。
7、上；所述第一绝缘膜设置在所述浮栅层与所述半导体区域中的每个之间；所述第二绝缘膜设置在所述浮栅层与所述控制栅电极中的每个之间；所述权 利 要 求 书CN 104425504 A2/2页3选择栅电极通过所述第一绝缘膜设置在所述半导体区域上，沿所述第二方向延伸，并且被置于所排列的所述控制栅电极的末端；以及所述层间绝缘膜覆盖所述半导体区域、所述元件隔离区域、所述控制栅电极、以及所述选择栅电极；形成接触孔，该接触孔从所述层间绝缘膜的表面延伸，以到达所述选择栅电极的与所述多个控制栅电极相反的一侧的所述半导体区域之一，所述接触孔的底部位于所述选择栅电极下方的所述半导体区域的上表面的下侧；通过所述接触孔将所述。
8、半导体区域之一暴露于蚀刻溶液下，以对在所述接触孔暴露的所述半导体区域执行等向性蚀刻；以及在所述接触孔中形成接触电极。9.根据权利要求8的方法，其中在形成所述接触孔时，所述接触孔被形成为使得当平行于所述半导体区域的所述上表面切割所述接触孔时，所述接触孔在所述第一方向上的内径大于在所述第二方向上的内径。10.根据权利要求8的方法，其中在所述暴露中，所述半导体区域之一暴露于所述蚀刻溶液下，直到所述元件隔离区暴露在所述接触孔中。11.根据权利要求8的方法，其中在所述半导体区域的所述上表面的位置，平行于所述半导体区域的所述上表面截取的所述接触孔的横截面在所述第一方向上的宽度大于在所述第二方向上的宽度。1。
9、2.根据权利要求8的方法，其中在所述半导体区域的所述上表面的位置，平行于所述半导体区域的所述上表面截取的所述接触孔的横截面为椭圆形，并且所述第二方向为短轴，所述第一方向为长轴。13.根据权利要求8的方法，其中在上端的位置与所述接触孔的下端之间，所述接触孔设置在所述上表面的位置下侧的一部分的宽度大于所述接触孔在所述上端的位置的宽度。权 利 要 求 书CN 104425504 A1/5页4非易失性半导体存储器件及其制造方法0001 相关申请的交叉引用0002 本申请基于2013年9月10日提交的美国临时专利申请61/875,752并要求该申请的优先权益，该申请的全部内容通过引用的方式并入于此。技术。
10、领域0003 本文描述的实施例一般地涉及非易失性半导体存储器件（device）及其制造方法。背景技术0004 在其中布置多个NAND存储串的非易失性半导体存储器件中，NAND存储串之间的间距随着微型化变得越来越窄。因此，相邻NAND存储串通过连接到NAND存储串有源区的接触件（contact）发生短路的可能性逐渐增加。0005 为避免此类短路现象，存在一种使得连接到有源区的接触件宽度变窄的方法。但是，此方法会导致有源区与接触件之间出现开路故障，并且导致有源区与接触件之间的接触电阻增加。发明内容0006 本发明的实施例抑制了有源区与接触件之间的缺陷导电。0007 根据一个实施例，一种非易失性半导。
11、体存储器件包括多个半导体区域、元件隔离区域、多个控制栅电极、浮栅层、第一绝缘膜、第二绝缘膜、选择栅电极和接触电极。所述多个半导体区域沿第一方向延伸并且沿与所述第一方向交叉的第二方向排列。所述元件隔离区域设置在所述多个半导体区域中的相邻半导体区域之间。所述控制栅电极设置在所述半导体区域上侧，沿第二方向延伸，并且沿第一方向排列。所述浮栅层设置在所述多个半导体区域中的每个与所述多个控制栅电极中的每个相互交叉的位置上。所述第一绝缘膜设置在所述浮栅层与所述半导体区域中的每个之间。所述第二绝缘膜设置在所述浮栅层与所述控制栅电极中的每个之间。所述选择栅电极通过所述第一绝缘膜设置在所述半导体区域上，沿所述第二。
12、方向延伸，并且被置于所排列的所述控制栅电极的末端。所述接触电极被置于所述选择栅电极的与所述多个控制栅电极相反的一侧，沿第三方向从所述控制栅电极侧朝着所述多个半导体区域侧延伸，并且与所述多个半导体区域之一接触。所述接触电极的下端位于所述选择栅电极下方的所述半导体区域的上表面的下侧。所述接触电极的一部分设置在所述半导体区域的所述上表面的位置的下侧，并且该部分的宽度在所述第一方向上大于所述接触电极在所述上表面的位置的宽度。附图说明0008 图1是示出根据实施例的非易失性半导体存储器件的示意性平面图；0009 图2A是图1的直线A-A的位置中的示意性剖视图，图2B是图1的直线B-B的位置中的示意性剖视。
13、图；说 明 书CN 104425504 A2/5页50010 图3A至图6B是示出根据实施例的非易失性半导体存储器件的制造工艺的示意性剖视图；以及0011 图7A-7D是描述等向性蚀刻效应的示图。具体实施方式0012 下面将参考附图描述各个实施例。在下面的描述中，相同的部件用相同的附图标记标示，并且适当地省略对已经描述的部件的说明。0013 图1是示出根据实施例的非易失性半导体存储器件的示意性平面图。0014 根据实施例的非易失性半导体存储器件1包括NAND闪存。非易失性半导体存储器件1包括半导体区域11、控制栅电极60、选择栅电极65和接触电极72。0015 如图1所示，在非易失性半导体存储。
14、器件1中，多个半导体区域11例如沿X方向（第一方向）延伸并且沿与X方向交叉的Y方向（第二方向）排列。元件隔离区域50设置在半导体区域11之间。多个控制栅电极60设置在多个半导体区域11的上侧。多个控制栅电极60沿Y方向延伸，并且沿X方向排列。选择栅电极65被置于所排列的多个控制栅电极60的末端。选择栅电极65沿着Y方向延伸。0016 接触电极72连接到多个半导体区域11之一。接触电极72不在沿Y方向的直线上排列。例如，在Y方向上，多个接触电极72被设置为在X方向上相互偏移。在半导体区域11的上表面的位置上，与半导体区域11的上表面11u平行的接触电极72的横截面的宽度在X方向上比在Y方向上大。。
15、例如，沿X-Y平面截取的接触电极72的横截面为椭圆。即，X方向为椭圆的长轴，Y方向为椭圆的短轴。0017 图2A是图1的直线A-A的位置中的示意性剖视图，图2B是图1的直线B-B的位置中的示意性剖视图。0018 图2A和图2B示出NAND串的选择栅电极附近的横截面。0019 如图2A和图2B所示，多个半导体区域11例如是通过元件隔离区域50分隔半导体层10而形成的区域。半导体区域11是有源区，该有源区被非易失性半导体存储器件1的晶体管所占据。半导体区域11例如为p型半导体区域。0020 如图2A所示，栅绝缘膜20（第一绝缘膜）设置在半导体区域11中布置元件的区域上。栅绝缘膜20设置在浮栅层30。
16、与多个半导体区域11中的每个之间。栅绝缘膜20允许电荷（例如，电子）在半导体区域11与浮栅层30之间隧穿（tunnel）。0021 如图2A所示，浮栅层30设置在其中多个半导体区域11中的每个与多个控制栅电极60中的每个相互交叉的位置上。浮栅层30设置在栅绝缘膜20上。浮栅层30可存储已通过栅绝缘膜20从半导体区域11隧穿的电荷。浮栅层30可被称为电荷存储层。0022 IPD（层间-多晶硅-电介质（inter-poly-dielectric）膜40（第二绝缘膜）设置在浮栅层30与多个控制栅电极60中的每个之间。控制栅电极60通过IPD膜40覆盖浮栅层30。控制栅电极60充当栅电极，在浮栅层30。
17、上写入电荷或读取在浮栅层30中写入的电荷。0023 包括浮栅层30、IPD膜40和控制栅电极60的堆叠体被称为存储单元（cell）。0024 选择栅电极65设置在所排列的多个控制栅电极60的末端。选择栅电极65通过栅绝缘膜50设置在半导体区域11上。选择栅电极65包括含半导体层31、含金属层61和说 明 书CN 104425504 A3/5页6夹在含半导体层31与含金属层61之间的绝缘膜41。0025 如图2A和图2B所示，接触电极72设置在选择栅电极65的与多个控制栅电极60相反的一侧。接触电极72沿Z方向（第三方向）从多个半导体区域11侧朝着多个控制栅电极60侧延伸。接触电极72包括导电层。
18、72a和阻隔膜72b。0026 接触电极72的下端72d位于选择栅电极65下方的半导体区域11的上表面11u的下侧。接触电极72设置在上表面11u的位置下侧的部分72p的宽度W2在X方向上大于接触电极72在上表面11u的位置的宽度W1。例如，在上表面11u的位置与接触电极72的下端72d之间的位置上，接触电极72设置在上表面11u的位置下侧的部分72p的宽度W2比接触电极72在上表面11u的位置的宽度要大。接触电极72的部分72p与元件隔离区域50接触。0027 在相邻的浮栅层30之间以及在浮栅层30与选择栅电极65之间，半导体区域11的上侧形成扩散区（源漏区），其中掺入n型杂质。n型杂质还在。
19、接触电极72的下侧的半导体区域11中掺入，另外，该区域形成具有高杂质浓度的扩散区。0028 绝缘膜71设置在多个控制栅电极60中的每个以及选择栅电极65之上。层间绝缘膜75设置在相邻存储单元之间以及存储单元与选择栅电极65之间。侧壁膜65sw设置在选择栅电极65的侧壁上。绝缘膜73（内衬膜）设置在绝缘膜71、层间绝缘膜75、侧壁膜65sw和半导体区域11上。层间绝缘膜70设置在绝缘膜73上。0029 半导体层10（或半导体区域11）的材料例如为硅晶体。栅绝缘膜20的材料例如为硅氧化物（SiOx）等。0030 IPD膜40和绝缘膜41例如可以是单层硅氧化物膜或硅氮化物膜，或者是其中堆叠硅氧化物膜。
20、或硅氮化物膜的膜。例如，IPD膜40可以是所谓的ONO膜（硅氧化物膜/硅氮化物膜/硅氧化物膜）。0031 浮栅层30和含半导体层31的材料为多晶硅（Poly-Si）等。0032 控制栅电极60和含金属层61的材料例如为钨、钨氮化物等。0033 接触电极72的导电层72a的材料例如包含钨，并且阻隔膜72b的材料包含钛氮化物。0034 绝缘膜73例如为硅氮化物（Si3N4）和硅氧化物（SiO2）的堆叠膜。0035 除了这些之外，在实施例中，被称为元件隔离区域、绝缘膜或绝缘层的部分的材料例如为硅氧化物（SiO2）、硅氮化物（Si3N4）等。0036 图3A至图6B是示出根据实施例的非易失性半导体存储。
21、器件的制造工艺的示意性剖视图。0037 在图3A至图6B中，包括“A”的数字的图形对应于沿图1的直线A-A截取的截面，包括“B”的数字的图形对应于沿图1的直线B-B截取的截面。0038 首先，如图3A和图3B所示，制备在半导体区域11上形成有存储单元和选择栅电极65的结构。换言之，图2A和图2B中所示的存储单元和选择栅电极65提前在半导体区域11上形成。在此阶段，半导体区域11、元件隔离区域50、控制栅电极60和选择栅电极65通过绝缘膜73覆盖有层间绝缘膜70。0039 接下来，如图4A和图4B所示，在层间绝缘膜70上对掩模层90构图。接着，在从掩模层90暴露出的层间绝缘膜70上执行RIE（反。
22、应离子蚀刻），以在选择栅电极65的与多说 明 书CN 104425504 A4/5页7个控制栅电极60相反的一侧形成接触孔70h。0040 在此阶段，执行RIE，直到绝缘膜73（内衬膜）从接触孔70h的底部暴露出。0041 在形成接触孔70h之后，接触孔70h在X方向或Y方向上的宽度可以使用在接触孔70h中形成绝缘膜的成膜方式来适当地调整。0042 在此阶段，接触孔70h被形成为使得当平行于半导体区域11的上表面11u切割接触孔时，接触孔70h在X方向上的内径R1大于在Y方向上的内径R2。0043 接下来，如图5A和图5B所示，在接触孔70h的底部暴露出的绝缘膜73和绝缘膜73下方的半导体区域。
23、11受到RIE处理。0044 在RIE之后，接触孔70h从层间绝缘膜70的表面延伸，以到达半导体区域11。接触孔70h的底部70b位于选择栅电极65下方的半导体区域11的上表面11u的下侧。0045 一般而言，通过各向异性蚀刻处理的接触孔呈锥形，其中其宽度朝着下侧变窄。因此，接触孔70h在底部70b的宽度比在半导体区域11的上表面11u的位置的宽度要窄。换言之，在上表面11u的位置，平行于半导体区域11的上表面11u截取的接触孔70h的横截面在X方向上的宽度大于在Y方向上的宽度。例如，该横截面为椭圆形，Y方向为短轴，X方向为长轴。在上表面11u的位置与接触孔72h的下端72d之间的位置，接触孔。
24、72h设置在上表面11u的位置下侧的部分72p的宽度大于接触孔72h在上表面11u的位置的宽度。0046 因此，如果从此状态来看，接触电极72在接触孔70h中形成，接触电极72与半导体区域11之间的接触面积将很小，并且接触电极72与半导体区域11之间的接触电阻将很高。0047 在实施例中，为了降低接触电极72与半导体区域11之间的接触电阻，引入下面描述的工艺。0048 接下来，如图6A和图6B所示，半导体区域11通过接触孔70h暴露于湿法蚀刻溶液下，从而在接触孔70h中暴露的半导体区域11上执行等向性蚀刻（湿法蚀刻）。0049 通过等向性蚀刻，半导体区域11的上表面11u下侧的接触孔70h的体。
25、积变得比图5A和图5B中所示的状态大。换言之，在半导体区域11的上表面11u的下侧的接触孔70h中，半导体11的暴露区域变得比图5A和图5B所示的暴露区域大。0050 使用胆碱水溶液（TMY）作为蚀刻溶液，由此硅的蚀刻速率大于硅氧化物的蚀刻速率。在等向性蚀刻中，半导体区域11暴露于蚀刻溶液下，直到元件隔离区域50暴露在接触孔70h中。在X方向上，接触孔70h具有宽度W2，该宽度W2大于在半导体区域11的上表面11u位置的宽度W1。0051 之后，例如通过溅射法在接触孔70h中形成阻隔膜72b，并且通过CVD（化学气相沉积）形成导电层72a。即，接触电极72在接触孔70h中形成（请参见图2A和2。
26、B）。0052 通过实施例，半导体区域11在接触电极72的下部中的暴露面积随着上面描述的等向性蚀刻增加。因此，接触电极72与半导体区域11之间的接触面积增加，并且接触电极72与半导体区域11之间的接触电阻降低。因此，接触电极72与半导体区域11之间的缺陷导电受到抑制。0053 现在描述执行等向性蚀刻的优点。0054 图7A-7D是描述等向性蚀刻效应的示图。0055 在执行图5A和图5B所示的RIE处理之后，例如可能对Si衬底造成损伤。图7A示说 明 书CN 104425504 A5/5页8出此状态。在图7A中，通过附图标记12示意性地示出损伤。通过RIE，Si与杂质元素（例如，砷（As）之间的。
27、键（bond）可能被切断，并且Si衬底的暴露表面附近可能带正电荷。0056 如果在此状态中执行例如灰化（ashing）之类的等离子处理，则加速对Si衬底的损伤12，从而进一步加速充正电。图7B示出此状态。如果Si衬底保留在此状态中，则正电荷将吸引空气中的氧，并且在Si衬底的暴露表面上形成自然氧化膜13。图7C示出此状态。自然氧化膜13的膜厚度随着所携带的正电荷量变大而变厚。像这样的厚自然氧化膜13是接触电极72与半导体区域11之间缺陷导电的一个因素。0057 与之相反，如图7D所示，当在形成接触孔70h之后执行湿法蚀刻时，通过湿法蚀刻去除Si衬底的表面损伤12的部分，并且Si衬底携带的正电荷被。
28、氢终结，这样导致电中和。通过此中和，自然氧化膜13的膜厚度止于非常薄的状态。换言之，该实施例减少了接触电极72与半导体区域11之间的缺陷导电的发生。0058 在上文中，参考特定实例描述了本发明的示例性实施例。但是，本发明的实施例并不限于这些特定实例。所属领域的技术人员可通过添加也包含在本发明范围内的设计变形适当地修改这些特定实例，只要这些设计变形落在实施例的特征内。上述特定实例中包括的部件以及排列、材料、条件、尺寸不限于所示内容，而是可进行适当地修改。0059 只要在技术上可行，上述实施例中包括的部件可是复合型的，并且所组合的部件被包括在包括实施例的特征这样的实施例范围内。在实施例的精神内，所属领域的技术人员可以构想其它各种变形和修改，将理解，这些变形和修改也包含在本发明的范围内。0060 尽管描述了特定实施例，但是仅通过举例的方式展现这些实施例，并非旨在限制本发明的范围。实际上，此处描述的新颖实施例可通过多种其它形式体现；而且，在不偏离本发明精神的情况下，可以对此处描述的实施例的形式做出各种省略、替换和修改。所附权利要求及其等价物旨在涵盖落在本发明的范围和精神内的此类形式或修改。说 明 书CN 104425504 A1/8页9图1说 明 书 附 图CN 104425504 A2/8页10图2A说 明 书 附 图CN 104425504 A10。