序列式NAND型闪存、闪存装置及其操作方法.pdf

序列式NAND型闪存、闪存装置及其操作方法，其选自于8-pin WSON，24-pin FBGA，8-pin SOIC以及16-pin SOIC，其中封装的至少一些压点为一SPI接口的主动式压点；一NAND型闪存阵列，包含在封装中；分页缓冲器，包含在封装中以及耦接至NAND型闪存阵列；以及控制逻辑，包含在封装中以及耦接NAND型闪存阵列和分页缓冲器，以对应一读取指令提供一数据，其中数据通过分页缓冲器从NAND型闪存阵列输出至SPI接口的主动式压点的至少一压点。通过对存储器的程序代码映射操作，以致能连续读取而没有延迟。

权利要求书
1.  一种序列式NAND型闪存，其特征在于，所述序列式NAND型闪存包括：
一封装，从一8-pin WSON封装，一24-pin FBGA封装，一8-pin SOIC封装以及一16-pin SOIC封装组成的一群体中选出，其中该封装的至少一些压点为一SPI接口的主动式压点；
一NAND型闪存阵列，包含在该封装中；
一分页缓冲器，包含在该封装中以及耦接至该NAND型闪存阵列；以及
一控制逻辑，包含在该封装中以及耦接该NAND型闪存阵列和该分页缓冲器，以对应一读取指令提供一数据，其中该数据通过该分页缓冲器从该NAND型闪存输出至该SPI接口的主动式压点的至少一压点。

2.  根据权利要求1所述的序列式NAND型闪存，其特征在于，该封装包括一输出压点，而该输出压点与一高效能序列式NOR型闪存的封装的对应形式的一输出压点相同。

3.  根据权利要求1所述的序列式NAND型闪存，其特征在于，该控制逻辑还对应该读取指令提供的一连续数据，其中该连续数据跨过分页边界且从逻辑上邻近的存储器位置输出而不用等待间隔。

4.  根据权利要求1所述的序列式NAND型闪存，其特征在于，该读取指令对应一高效能序列式NOR读取指令，该控制逻辑还与该HPSF-NOR读取指令时脉相容，以对应该HPSF-NOR读取指令提供的一连续数据，其中该连续数据跨过分页边界且从逻辑上邻近的存储器位置输出而不用等待间隔。

5.  根据权利要求1所述的序列式NAND型闪存，其特征在于，该封装具有48平方毫米或更少的底面积。

6.  一种序列式NAND型闪存装置，其特征在于，所述序列式NAND型闪存装置包括：
一封装，具有48平方毫米或更少的底面积以及具有四至六压点的一主动式SPI接口；
一NAND型闪存阵列，包含于该封装中；
一分页缓冲器，包含在该封装中以及耦接该NAND型闪存阵列；以及
一控制逻辑，包含在该封装中以及耦接该NAND型闪存阵列与该分页缓冲器，以对应一读取指令提供的一连续数据，其中该连续数据通过该分页缓冲器，由该序列式NAND型闪存装置提供至该主动式SPI接口的至少一压点；
其中该连续数据跨过分页边界且从逻辑上邻近的存储器位置输出而不用等待间隔。

7.  根据权利要求6所述的序列式NAND型闪存装置，其特征在于，该封装包括一输出压点，而该输出压点与一高效能序列式NOR型闪存的封装的对应形式的一输出压点相同。

8.  根据权利要求6所述的序列式NAND型闪存装置，其特征在于，该封装为一8压点的WSON封装。

9.  根据权利要求6所述的序列式NAND型闪存装置，其特征在于，该封装为一24压点的FBGA封装。

10.  根据权利要求6所述的序列式NAND型闪存装置，其特征在于，该分页缓冲器为一乒乓缓冲器。

11.  一种NAND型闪存装置，其特征在于，所述的NAND型闪存装置包括：
一接口；
一NAND型闪存阵列；
一分页缓冲器，耦接该NAND型闪存阵列；
一控制逻辑，耦接该NAND型闪存阵列及该分页缓冲器，以对应一读取指令提供一连续数据，其中该连续数据通过该分页缓冲器从该NAND型闪存装置提供至该接口；
其中该连续数据跨过分页边界且从逻辑上邻近的存储器位置输出而不用等待间隔；以及
一启动电源检测器，在启动电源时，初始化该NAND型闪存阵列至该分页缓冲器的一预设分页的负载。

12.  根据权利要求11所述的NAND型闪存装置，其特征在于，所述的NAND型闪存装置还包括一缓冲模式标示，在电力开启时，该启动电源检测器设定该缓冲模式标示至一连续分页读取模式。

13.  根据权利要求12所述的NAND型闪存装置，其特征在于，该接口包括一单 位元的SPI接口以及一多位元的SPI接口。

14.  一种操作一NAND型闪存装置的方法，其特征在于，所述操作一NAND型闪存装置的方法包括：
接收一读取指令，其中该读取指令对应一高效能序列式NOR闪存读取指令以及与其时脉相容；以及
对应该读取指令接收步骤从该NAND型闪存装置提供一连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔。

15.  根据权利要求14所述的操作一NAND型闪存装置的方法，其特征在于，读取指令为一指令Read command03h、一指令Fast Read command0Bh、一指令Fast Read Dual Output command3Bh、一指令Fast Read Quad Output command6Bh、一指令Fast Read Dual I/O command BBh、或一指令Fast Read Quad I/O command EBh的其中之一。

16.  根据权利要求14所述的操作一NAND型闪存装置的方法，其特征在于，该NAND型闪存装置包括一NAND型闪存阵列以及耦接该NAND型闪存阵列的一分页缓冲器，以及其中该提供步骤包括：
从该NAND型闪存阵列读取一分页的数据至该分页缓冲器；
在分页缓冲器中执行ECC处理数据程序，以产生ECC处理过的数据；以及
从该分页缓冲器输出ECC处理过的数据；
其中，该分页读取步骤以及该执行ECC处理数据程序步骤的时间包含在该输出ECC处理过的数据步骤的时间内。

17.  根据权利要求16所述的操作一NAND型闪存装置的方法，其特征在于，使用坏区管理来执行该分页读取步骤。

18.  一种操作具有一NAND型闪存阵列以及与该NAND型闪存阵列有关的一分页缓冲器的一存储器的方法，其特征在于，所述方法包括：
选择该NAND型闪存阵列的一分页；
从该分页缓冲器中选择的该分页存储数据；
对在该分页缓冲器内的该数据执行ECC计算；
从该分页缓冲器输出该数据；以及
重复该分页选择，存储数据，ECC计算执行，以及数据输出步骤使得数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔；
其中，该分页选择步骤最初包括在该NAND型闪存阵列内选择一预设分页，以及之后包括选择该NAND型闪存阵列的连续依序分页；
其中，该分页选择，数据存储，以及ECC计算执行步骤初始在该闪存启动电源期间自动执行，接着对应一读取指令执行；以及
其中，对应该读取指令执行该数据输出步骤。

19.  一种操作一NAND型闪存的方法，其特征在于，所述方法包括：
在该NAND型闪存启动电源期间，选择该NAND型闪存的一NAND型闪存阵列的一预设分页；
在该NAND型闪存启动电源期间，从一分页缓冲器内的该NAND型闪存阵列的该预设分页内存储数据；
在该存储步骤后，对存储在该分页缓冲器的数据执行ECC计算；
接收一读取指令；以及
对应该读取指令接收步骤通过该分页缓冲器从该NAND型闪存提供一连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔。

20.  一种开启具有一NAND型闪存阵列的闪存以及与该NAND型闪存阵列有关的一分页缓冲器的电力的方法，其特征在于，所述开启具有一NAND型闪存阵列的闪存以及与该NAND型闪存阵列有关的一分页缓冲器的电力的方法包括：
设定该闪存为一连续读取模式或是一缓冲读取模式；
从该NAND型闪存阵列的一预设分页转移一分页数据至该分页缓冲器；
对该分页缓冲器内的该预设分页的数据执行ECC处理，以提供一ECC处理过的预设分页数据；
在该数据转移步骤以及该ECC处理步骤的后，接收一读取指令；以及
当该闪存在该连续读取模式时，对应该读取指令接受步骤从该闪存输出一连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔，以及与该分页缓冲器内的该ECC处理过的预设分页数据一起开始；以及
当该闪存在该缓冲读取模式，对应该读取指令接收步骤从该闪存输出一数据，而该数据受限于在该分页缓冲器的数据。

21.  根据权利要求20所述的开启具有一NAND型闪存阵列的闪存以及与该 NAND型闪存阵列有关的一分页缓冲器的电力的方法，其特征在于，所述开启具有一NAND型闪存阵列的闪存以及与该NAND型闪存阵列有关的一分页缓冲器的电力的方法还包括，在一制造商的控制下建立该预设分页。

22.  根据权利要求20所述的开启具有一NAND型闪存阵列的闪存以及与该NAND型闪存阵列有关的一分页缓冲器的电力的方法，其特征在于，所述开启具有一NAND型闪存阵列的闪存以及与该NAND型闪存阵列有关的一分页缓冲器的电力的方法还包括，在一使用者的控制下建立该预设分页。

23.  一种操作具有一NAND型闪存阵列以及耦接该NAND型闪存阵列的一分页缓冲器的一存储器的方法，其特征在于，所述操作具有一NAND型闪存阵列的一存储器以及耦接该NAND型闪存阵列的一分页缓冲器的方法包括：
接收一连续读取指令，包括一指令编码以及一起始地址；以及
对应该读取指令接收步骤通过该分页缓冲器从该NAND型闪存阵列提供一连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔；
其中，该提供步骤从该分页缓冲器的行00开始且和该起始地址无关。

24.  根据权利要求23所述的操作具有一NAND型闪存阵列以及耦接该NAND型闪存阵列的一分页缓冲器的一存储器的方法，其特征在于，该读取指令为一指令Read command03h、一指令Fast Read command0Bh、一指令Fast Read Dual Output command3Bh、一指令Fast Read Quad Output command6Bh、一指令Fast Read Dual I/O command BBh、或一指令Fast Read Quad I/O command EBh的其中之一。

说明书序列式NAND型闪存、闪存装置及其操作方法
技术领域
本发明涉及一种数码存储器装置，且特别有关于具有实体属性、读取指令时脉特性、及/或读取输出特性的NAND型闪存，而上述特性与高效能序列式NOR型闪存相容。
背景技术
相对于一般并列式NOR型闪存而言，序列式NOR型闪存变得更受欢迎。序列式NOR型闪存提供数个优点包括：较少的压点数，较小的封装，较简单的印刷电路板，低功耗，可媲美的效能以及降低装置和系统层的成本。今日，序列式NOR型闪存提供512-千位至1-十亿位的密度以及使用普遍的串列周边接口(Serial Peripheral Interface,SPI)。
单位元SPI(single-bit SPI)使用四只压点用来转移指令、地址、以及数据进/出该序列式闪存，即：芯片选择(Chip select或/CS)、时脉(Clock或CLK)、数据输入(Data In 或DI)、数据输出(Data Out或DO)。多位元SPI(multi-bit SPI)包括双线模式SPI(Dual SPI)、四线模式SPI(Quad SPI)以及四线外设接口(Quad Peripheral Interface或QPI)，使用相同的四只压点，但重新组态，以每一时脉周期内能转换更多序列数据。Dual SPI将DI压点以及DO压点改为双向DIO(Input/Output)压点。Quad SPI将DI压点以及DO压点改变为DIO压点，再增加两只额外DIO压点，亦即总共有四只DIO压点。当芯片选择/CS以及时脉CLK被考虑时，则Quad SPI一共有六只压点。QPI与Quad SPI相同，有四只DIO压点，但甚至在初始指令下被准许执行全四线(full quad,四个DIO压点)操作。这些多位元SPI与增加的时脉速度结合所产生的变化，能够准许序列式NOR型闪存被快速程序代码映射(code-shadowing)至随机存取存储器(Random Access Memory,RAM)，例如，参照US Patent No.7,558,900issued July7,2009to Jigour et al.。
程序代码映射技术的执行，如下所述。于系统启动期间，全部或一部分的非挥发 性数据从该序列式NOR型闪存被转移至到系统随机存取存储器。在系统启动后，程序代码映射也能够动态的执行，其中，一较小的RAM视需要可通过动态映射较大序列式NOR型闪存的部分为时间共享(time-shared)。
因为系统启动时间与程序代码能够多快被映射有直接关系，所以该序列式NOR型闪存的效能越高，系统启动的速度就越快。一般而言，单位元SPI的读取指令随着起始地址(starting address)一同被发出，以及接着数据被连续取出(clock out)直到所有所需程序代码被转移至随机存取存储器。当使用Quad SPI且频率在104MHz时，今日的序列式NOR型闪存能够达到超过50百万位组/秒(megabytes/second)的连续指令转换率。诸如此类的应用，像是数字电视、数字机顶盒、个人电脑、DVD播放器、网络设备以及自动显示器皆为此应用的示范，而这些应用受惠于高速序列式NOR型闪存的程序代码映射技术。应用特殊控制器通常将基础的序列式NORSPI读取指令设计至硬件电路(硬编码,hardcoded)，使得启动电力时，全部或一部分的数据能够被快速读取至RAM以进行操作。举例来说，指令03hex Read为典型的硬编码。
在256百万位或更高的位密度下，序列式NOR型闪存的价格接近甚至超过512百万位或更高位密度的单阶存储单元(single level cell,SLC)NAND型闪存的价格。SLC NAND型闪存的密度对价格的优点是很大的，由于SLC NAND记体技术使用较小的存储器存储单密度，使得用来制造高密度NAND型闪存的价格远小于制造NOR型闪存的价格。不幸的是，一般所使用的SLC NAND闪存具有结构性，效能以及坏区限制(bad block limitation)的特性，这些特性将使SLC NAND型闪存很难支援高速的程序代码映射应用。相反地，高速的程序代码映射技术很适合NOR型闪存。
序列式NOR型闪存准许数据能够从装置的一特定起始地址(像是地址0)被连续且依序的取出，而在数据被取出(clock)之间没有任何时间延迟，也不需要等待及确认该装置是否为准备好或是忙碌(此情形称为“准备/忙碌检查”，Ready/Busy check)。相反地，NAND型闪存有相对长的每分页存取时间(access times per page)，典型的，每2048+64位组分页的tRD=25μS。一旦该分页被存取，该数据依序且快速的被取出，例如，每位组25nS，然而下一次分页存取时将产生另一个tRD。一些NAND型闪存提供一快取(cache)读取特性，而该快取读取特性准许当数据从前一个分页被存取时，下一个分页能够被存取。然而，这个操作仍需使用Ready/Busy check来确认该NAND型闪存已经准备好来进行操作，其将导致较慢的程序代码映射性能。
虽然今日的NAND型闪存能够理想的达到25-35百万位组/秒的读取转换率，然而上述的读取转换率还没有将处理错误校正编码(error correction code,ECC)程序以及坏区管理(bad block management)算入时间内。这些行动(错误校正编码以及坏区管理)将更进一步减少一半的转换率，而因此导致效能显著的低于序列式NOR型闪存。
典型的，每一区块有64分页，128千位+4千位，而NAND型闪存容许特定百分比的区块(典型为2%)为坏区并且不适于应用中。典型的，这些坏区能够位于存储器阵列的任何位置，标签这些坏区，使得这些坏区能够被识别并且不被使用。一些NAND型闪存保证只有第一区是好区。因此，标准的依序且连续程序代码映射是不可靠的，因为下一个被存取的区可能是坏的。相反地，序列式NOR型闪存提供超过整个可定址的存储器范围的100%好存储器存储单元。
NOR型闪存的数据完善度(data integrity)也同样优于NAND型闪存。事实上，外部应用ECC软件或是做在芯片内(on-chip)的ECC电路典型的与SLC NAND型闪存一起使用来定位以及校正单位元错误，或是在一些例子中，定位以及校正多位元错误(multi-bit errors)。虽然与做在芯片内ECC电路搭配的NAND型闪存在执行上会比与外部ECC搭配的NAND型闪存来的快，但是不希望发生的每分页100μs读取延迟也必须列入考虑中。
序列式NOR型闪存可用于4至6只主动压点的SPI接口及可用在小空间有效封装内，例如8-constact WSON，24-ball BGA，8-pin以及16-pin SOIC。相反地，一般平行式(parallel)NAND型闪存典型使用14-22主动压点，其中14-22主动压点包含在一相对大的48-pin TSOP或是63-Ball BGA封装内，而48-pin TSOP或是63-Ball BGA封装会消耗多达序列式NOR型闪存的两倍的印刷电路板空间；举例来说，请参照SK Hynix Inc.,1Gbit(128M×8bit/64M×16bit)NAND Flash Memory，Rev.1.1,November2005；Micron Technology,Inc.,1Gb NAND Flash Memory,Rev.E,2006。一般序列式NAND型闪存与SPI一起被介绍；举例来说，请参照，Micron Technology,Inc.,Get More for Less in Your Embedded Designs with Serial NAND Flash,July28,2009。然而，这些一般序列式NAND型闪存意图被置于较大的封装内，例如63-Ball BGA package，而这些较大的封装具有与一般NAND型闪存相同的执行结构、效能以及坏区限制。此外，在市场上，这些序列式NAND型闪存没有提供可与序列式NOR型闪存相容的指令。举例来说，请参照Winbond Electronics Corporation,W25Q64CV SpiFlash3V 64M-Bit Serial Flash Memory with Dual and Quad SPI,Revision F,May,2012;Winbond Electronics Corporation,W25Q128FV SpiFlash3V128M-Bit Serial Flash Memory with Dual/Quad SPI&QPI,Revision D,October1,2012。
虽然序列式NOR型闪存对于程序代码映射应用来说是受欢迎的解决方法，但是在较高密度下与NAND型闪存相比，序列式NOR型闪存的价格是不受欢迎的。然而，序列式NAND型闪存如的前介绍一样，具有执行架构、效能以及坏区限制等缺点，而上述缺点会连累其对于高效能依序且连续的程序代码映射的实用性，并且无法提供与序列式NOR型闪存相容的指令。
发明内容
本发明要解决的技术问题是：提供一种序列式NAND型闪存，以改善或克服上述现有技术中一项或多项缺陷。
本发明的一实施例为一种序列式NAND型闪存包括：一封装，从一8-pin WSON封装，一24-pin FBGA封装，一8-pin SOIC封装以及一16-pin SOIC封装组成的一群体中选出，其中该封装的至少一些压点为一SPI接口的主动式压点；一NAND型闪存阵列，包含在该封装中；一分页缓冲器，包含在该封装中以及耦接至该NAND型闪存阵列；以及一控制逻辑，包含在该封装中以及耦接该NAND型闪存阵列和该分页缓冲器，以对应一读取指令提供一数据，其中该数据通过该分页缓冲器从该NAND型闪存输出至该SPI接口的主动式压点的至少一压点。
本发明的另一实施例为一种序列式NAND型闪存装置包括：一封装，具有48平方毫米或更少的底面积以及具有四至六压点的一主动SPI接口；一NAND型闪存阵列，包含于该封装中；一分页缓冲器，包含在该封装中以及耦接该NAND型闪存阵列；以及一控制逻辑，包含在该封装中以及耦接该NAND型闪存阵列与该分页缓冲器，以对应一读取指令提供的一连续数据，其中该连续数据通过该分页缓冲器，由该序列式NAND型闪存装置提供至该主动SPI接口的至少一压点；其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔。
本发明的另一实施例为一种NAND型闪存装置包括：一接口；一NAND型闪存阵列；一分页缓冲器，耦接该NAND型闪存阵列；一控制逻辑，耦接该NAND型闪存阵列及该分页缓冲器，以对应一读取指令提供一连续数据，其中该连续数据通过该 分页缓冲器从该NAND型闪存装置提供至该接口；其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔；以及一启动电源检测器，在电力开启时，初始化该NAND型闪存阵列至该分页缓冲器的一预设分页的负载。
本发明的另一实施例为一种操作一NAND型闪存装置的方法包括：接收一读取指令，其中该读取指令对应一高效能序列式快闪NOR(high-performance serial flash NOR或HPSF-NOR)读取指令以及与其时脉相容；以及对应该读取指令接收步骤从该NAND型闪存装置提供一连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔。
本发明的另一实施例为一种操作具有一NAND型闪存阵列以及与该NAND型闪存阵列有关的一分页缓冲器的一存储器的方法，包括：选择该NAND型闪存阵列的一分页；从该分页缓冲器中选择的该分页存储数据；对在该分页缓冲器内的该数据执行ECC计算；从该分页缓冲器输出该数据；以及重复该分页选择、存储数据、ECC计算执行，以及数据输出步骤使得数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔；其中，该分页选择步骤，最初包括在该NAND型闪存阵列内选择一预设分页，以及的后包括选择该NAND型闪存阵列的连续依序分页；其中，该分页选择、数据存储、以及ECC计算执行步骤初始在该闪存启动电源期间自动执行，接着对应一读取指令执行；以及其中，该数据输出步骤对应该读取指令执行。
本发明的另一实施例为一种操作一NAND型闪存的方法包括：在该NAND型闪存启动电源期间，选择该NAND型闪存的一NAND型闪存阵列的一预设分页；在该NAND型闪存启动电源期间，从一分页缓冲器内的该NAND型闪存阵列的该预设分页内存储数据；在该存储步骤后，对存储在该分页缓冲器的数据执行ECC计算；接收一读取指令；以及提供一连续数据，对应该读取指令接收步骤且通过该分页缓冲器从该NAND型闪存装置提供该连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔。
本发明的另一实施例为一种开启具有一NAND型闪存阵列的型闪存以及与该NAND型闪存阵列有关的一分页缓冲器的电力的方法，包括：设定该型闪存为一连续读取模式或是一缓冲读取模式；从该NAND型闪存阵列的一预设分页转移一分页数据至该分页缓冲器；ECC处理在该分页缓冲器内的该预设分页的数据，以提供一ECC处理过的预设分页数据；在该数据转移步骤以及该ECC处理步骤的后，接收一 读取指令；以及当该闪存在该连续读取模式，对应该读取指令接受步骤从该闪存输出一连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔，以及与该分页缓冲器内的该ECC处理过的预设分页数据一起开始；以及当该闪存在该缓冲读取模式，对应该读取指令接收步骤从该闪存输出一数据，而该数据受限于在该分页缓冲器的数据。
本发明的另一实施例为一种操作具有一NAND型闪存阵列以及耦接该NAND型闪存阵列的一分页缓冲器的一存储器的方法，包括：接收一连续读取指令，包括一指令编码以及一起始地址；以及提供一连续数据，对应该读取指令接收步骤且通过该分页缓冲器从该NAND型闪存装置提供该连续数据，其中该连续数据跨过分页边界且从逻辑上相邻的存储器位置输出而不用等待间隔；其中，该提供步骤从该分页缓冲器的行00开始且和该起始地址无关。
由此可知，对于序列式NAND型闪存来说，所需要的是维持其在高密度下价格上对序列式NOR型闪存的优势，该序列式NAND型闪存能够接受序列式NOR型闪存相容的读取指令，以用在出现的序列式NOR控制器上，并且在封装上能相容以及具有能与序列式NOR型闪存媲美的执行架构与效能特性，而能通过对存储器的程序代码映射操作，以致能连续读取而没有延迟。
附图说明
图1是显示时序图，以说明序列式NOR型闪存的指令EBh。
图2是显示时序图，以说明操作模式下的序列式NAND型闪存的指令EBh。
图3是显示操作流程图，以说明启动电源时以及使用中的序列式NAND型闪存。
图4是显示NAND型闪存的结构功能性方块示意图。
图5是显示启动序列式NAND型闪存的程序流程图。
图6是显示缓冲器功能的功能方块示意图，其中该缓冲器具有数据暂存器以及快取暂存器，以及其中图6对应图5所示的启动程序。
图7是显示连续读取模式下的序列式NAND型闪存的操作程序流程图。
图8是显示缓冲器功能的功能方块图，其中该缓冲器具有数据暂存器以及快取暂存器，以及其中图8对应图7所示的连续读取模式程序。
主要元件标号说明
320～HPSF-NAND存储器               322～输入/输出控制器
323～状态暂存器                    324～连续分页读取地址暂存器
325～指令暂存器                    326～地址暂存器
327～LUT暂存器                     328～映射逻辑
329～地址计数器                    330～控制逻辑
331～CPR坏区逻辑                   332～CPR坏区暂存器
333～高电压产生器                  334～列解码器
335～启动电源检测器                336～行解码器
338～分页缓冲器                    40～NAND型闪存阵列
342～NAND快闪阵列使用者-可定址区域 344～多余区块区域
346～LUT信息区域                   347～缓冲模式标示BUF
348～ECC-E标示                     200、210、220、…、290(1)～步骤
400、402、…、420～步骤            510～数据总线
520～错误校正电路                  530～快取暂存器
540～数据暂存器                    550～NAND快闪阵列
552～预设分页                      554～分页
A、A1、A2、A3、B1、B2、B3～操作
具体实施方式
使用NOR型存储阵列技术的高效能序列闪存(High-Performance-Serial Flash NOR，HPSF-NOR)具有某些读取特性，使得HPSF-NOR型存储器能特别适合与程序代码映射有关的应用(转译执行编码或数据，例如参数、文字、影像、音频信号等等)，而这些应用在电子装置，例如数字电视、数字机顶盒、个人电脑、DVD播放器、网络设备自动显示以及系统中相当普遍。上述HPSF-NOR所使用的NOR型闪存阵列技术，例如像是Winbond Electronics Corporation of San Jose, California, USA所描述的型号W25Q64CV以及W25Q128FV，而上述两种型号有各自的数据表，例如是Winbond Electronics Corporation, W25Q64CV SpiFlash3V 64M-Bit Serial Flash Memory with Dual and Quad SPI,Revision F,May7,2012以及Winbond Electronics Corporation,W25Q128FV3V 128M-Bit Serial Flash Memory with Dual/Quad SPI&QPI,Revision D, October1,2012。于此一并阐述以上所述的参考数据。这些读取特性为存储器的连续读取动作，而该连续读取动作指的是跨过分页边界进行读取以及从逻辑上邻近的存储器位置进行读取而不用等待间隔。于此使用的“跨过分页边界连续读取”指的是对应单一读取指令的读取动作，而不需要任何额外的读取指令或是在分页边界的地址，其中，读取动作通过存储器依序处理。于此使用的“等待间隔”指的是任何由分页读取(tRD)、ECC处理、坏区管理、准备/忙碌状态检查、或是其他任何架构执行所需或是应用所产生的延迟进而导致在数据输出流的任何间隔。除此之外，实体空间通常在电子装置或系统中非常珍贵，而HPSF-NOR型存储器也有某些实体属性，像是低压点数量以及小封装尺寸，能使HPSF-NOR型存储器特别的适合电子装置和系统。使用HPSF-NOR型存储器的应用特殊控制器可用于启动系统以及程序代码映射应用以及设计成具有发射指令的能力，而上述指令符合HPSF-NOR型存储器的指令输入需求，包括读取指令时脉需求。应用特殊存储器控制器也能设计一个或多个基本HPSF-NOR读取指令至硬件电路(硬编码)内，使得启动电源时，全部或一部分的数据能够被快速读取至RAM以进行操作。该硬编码指令可包括指令Read command03h以及指令Fast Read Command0Bh，以及可包括任何可用的多-输入/输出读取指令(Multi-I/O Read command)。控制器的硬编码起始地址通常为地址0，然而其他的位置也可视需求来使用。
于此所述，序列式NAND型闪存可设计为与存储器的连续读取相容，其中连续读取指的是跨分页边界读取以及从逻辑上邻近的存储器位置读取，而不需要等待，然而也能够与HPSF-NOR的读取指令在时脉上相容，使得序列式NAND型闪存能够接受HPSF-NOR读取指令以及与设计给HPSF-NOR型存储器的控制器搭配使用。具有这些相容性的序列式NAND型闪存可于此被称为高效能序列式NAND型闪存(high-performance serial flash NAND memory,HPSF-NAND)。因为使用HPSF-NOR型存储器和控制器的装置以及系统通常会有极端的空间限制，为了能更相容，因此HPSF-NAND也提供相同的实体属性，像是HPSF-NOR的低压点数以及小封装尺寸，甚至在一些情况中，HPSF-NAND可具有相同的底面积(footprint)以及与HPSF-NOR相同的输出压点，并可适合相同的印刷电路板而不需要对印刷电路板做任何的改变。HPSF-NAND享有较低的每位价格(cost per bit)与在其最佳密度范围512Mb内或是更大的范围内有较低的每位消耗功率。
HPSF-NAND型存储器可与多种HPSF-NOR的特性相容，包括：(1)多-输入/输出SPI/QPI接口(multi-I/O SPI/QPI interface)；(2)小及低压点数量的封装形式(在密度256Mb或是更大的密度下，如8x6mm)，举例来说，8-constact WSON，16-pin SOIC以及24-ball BGA等封装样式，有着使用更大封装的弹性，例如是VBGA-63封装，其典型的使用在传统的平行式与序列式NAND型闪存；(3)高频操作(以104MHz说明)而有高转换率(以50M/Sec说明)；(4)对快速程序代码映射应用而言，跨分页边界连续读取而无须等待间隔；(5)逻辑上相邻可定址的好存储器通过坏区管理，而坏区管理对外部系统是明显的，也不会对输出的速度以及连续性有负面影响；以及(6)根据使用者指定或是供应商指定的数值决定零的输出起始地址，或是在存储阵列的使用者-可定址空间内的其他任何地址。有利的是，于此所述的HPSF-NAND可与存在的HPSF-NOR型存储控制器系统一起使用，但其价格可与一般的NAND型闪存相媲美。
表1提供一个摘要比较，针对一般并行式SLC NAND型存储器、一般序列式NAND型存储器、以及HPSF-NOR型存储器与HPSF-NOR型存储器的各种特性做比较。


时脉可相容的序列式快闪读取指令
HPSF-NOR型存储器装置，像是Winbond Electronics Corporation of San Jose,California,USA的W25Q64CV以及W25Q128FV型号，可支援多种SPI指令，包括多种读取指令。一些用以说明的读取命令可被SPI模式支持，如表2所示。


指令Read03h准许一个或多个数据位组能依序从分页缓冲器338中读出。表2中的位组2、位组3以及位组4包含24-位地址，用来从已定址的存储器位置读取数据位组。在数据可用以前，指令Read03h加上地址所使用的时脉总数为32个。在每一数据位组被移出后，地址自动增加到下一个更高的地址且只要时脉是连续的话则准许数据的连续串流，通过驱动/CS为高电位以完成指令Read03h。指令FAST READ0Bh与指令Read03h相似，其能够在更高的特定频率下操作，是因为在24-位地址后，包含了8个虚拟时脉。虚拟时脉准许装置内部电路的额外时间用来设定初始地址。在数据可用以前，指令FAST READ0Bh加上定址所使用的时脉总数为40个。指令FAST READ DUAL OUTPUT3Bh与指令FAST READ0Bh相似，除了其数据是通过两个输出压点IO0以及IO1输出，而不是一个压点。指令FAST READ QUAD OUTPUT6Bh也与指令FAST READ0Bh相似，除了其数据是通过四个输出压点IO0、IO1、IO2及IO3输出。指令FAST READ DUAL I/O BBh及指令FAST READ QUAD I/O EBh与指令FAST READ DUAL OUTPUT3Bh及指令FAST READ QUAD OUTPUT6Bh相似，但上述两者有能力各自以每时脉两位或是每时脉四位的方式来输入地址位(Address bit,A23-A0)。指令FAST READ DUAL I/O BBh及指令FAST READ QUAD I/O EBh在24-位地址之后也包括8个模式位M7-M0。
表3列出一些说明用的读取指令，而这些读取指令用于HPSF-NAND型存储器，且与表2所示用于HPSF-NOR型存储器的读取指令相互对应且时脉相容，亦即分别 用于HPSF-NAND型存储器及HPSF-NOR型存储器的读取指令具有相同的“地址/虚拟”周期或是时脉。

比较表2及表3，虚拟位组用于取代地址或是模式位组，使在表3的HPSF-NAND读取命令与对应表2的HPSF-NOR读取命令时脉相容。表3的HPSF-NAND读取命令与对应表2的HPSF-NOR读取命令执行相同的读取功能，以及只要时脉连续的话，则允许相同的数据连续串流。而如此可保证当时脉输入HPSF-NOR读取指令时，数据根据与HPSF-NOR相同的操作方式，从HPSF-NAND型存储器被连续取出而与控制器所提供的地址无关。其差异处在于对HPSF-NAND读取命令来说，读取操作是从存储器缓冲器内任何分页的Column00开始，但对HPSF-NOR而言，读取操作是从 任何阵列的特定位置A[23:0]开始。
如果需要的话，HPSF-NAND读取指令可指定所在地址以及HPSF-NAND型存储器可从指定地址的行开始读取。此一实现在设计上需多方面的考量，包括系统时脉(相对慢)、某些内部操作的速度、该内部操作例如ECC(相对快)以及在分页缓冲器内的许可起始地址，因而能提供足够的时间给接下来的操作。从Column00开始读取能够缓和设计上的限制而不用牺牲HPSF-NAND型存储器在程序代码映射上的用处。
对于256Mb或更大的存储器密度来说，标准SPI读取指令使用额外的定址位组。表4显示一些说明性的指令，用于大密度的HPSF-NOR型存储器，以及表5显示对应的读取命令，用于大密度的HPSF-NAND型存储器。


图1是显示HPSF-NOR型存储器的指令FAST READ QUAD I/O时序图，图2是显示HPSF-NAND型存储器的指令FAST READ QUAD I/O时序图。比较上述两图，而能够清楚了解两者指令的时脉相容性。上述两种存储器皆在第一次八个时脉(CLK0-7)期间内接收指令EBh。在下一次经过八个时脉(CLK8-15)的期间内，通过HPSF-NOR型存储器的压点IO0、IO1、IO2及IO3接收24-位地址。然而，压点IO0、IO1、IO2及IO3的状态被HPSF-NAND型存储器忽略。上述两种存储器在下一次的四个时脉(CLK16-19)内，对应为两个虚拟位元组的虚拟时脉。从时脉CLK20开始，由压点IO0、IO1、IO2及IO3输出连续数据。
模式选择
虽然HPSF-NOR从存储器缓冲器内的固有分页的Column00开始连续读取，对程序代码映射操作特别有优势，然而，想从Column00以外的行地址开始读取，可通 过修改HPSF-NAND型存储器连续读取特性来达到上述期望。此外，操作于其他模式的需求也能可提升，像是对于模式切换的需求。模式切换也可被用于切换一模式，而该模式不支援跨过分页边界而不需等待的连续读取。另一个例子为，当HPSF-NAND型存储器想要在HPSF模式下启动电源，以程序代码映射至RAM，但接着操作于其他符合NAND型闪存标准的模式，例如Open NAND Flash Interface(ONFI)以及一般的序列式NAND型闪存。或者，HPSF-NAND型存储器通过其他模式的预设值来启动，而能切换至连续读取模式。
举例来说，HPSF-NAND型存储器能够切换于连续读取模式以及缓冲读取模式(单一分页读取)之间。表6显示说明用的指令Read03h用于一般序列式NAND型闪存的时序，其中一般序列式NAND型闪存操作于缓冲读取模式。一般NAND型闪存建立其他指令，例如：FAST READ0Bh、FAST READ DUAL OUTPUT3Bh、FAST READ QUAD OUTPUT6Bh、FAST READ DUAL I/O BBh及FAST READ QUAD I/O EBh的时序方法与指令Read03h的方法相似。一般NAND型闪存的时序使用两位组给行地址C[15:0]以及跟随行地址位组的虚拟位组。由于空间限制，未显示于表6的情况叙述如下，对应一般序列式NAND型闪存的读取指令的数据流不是终止于缓冲器的末端，就是返回(wrap around)缓冲器的起始端，直到被转变的信号/CS终止。假如想要读取额外的分页可发布进一步的指令，然而由于准备/忙碌检查以及从NAND型存储器阵列读取需要时间，因此这行动会对延迟产生影响。

图3显示在启动电源期间或之后，HPSF-NAND型存储器的模式选择说明过程，在过程中HPSF-NAND型存储器根据连续读取模式的预设值启动，在连续读取模式中，多种读取指令与HPSF-NOR指令有相同的指令排列方式以及与其指令时脉相容、 与其连续读取输出相容，以及在读取指令之后，根据所希望的方式可切换至一般序列式NAND型闪存缓冲读取模式或切换至连续分页读取模式。启动电源(方块200)，缓冲模式标示BUF根据预设值设定为0，以及启动自动载入预设分页至序列式NAND型闪存的缓冲器(方块210)。虽然任何建立于NAND型闪存的分页皆可作为预设分页，为了方便说明，预设分页为分页0。设定预设分页的例示性技术，是将预设分页地址存储于一组态暂存器(未图示)中，制造商可限制对该组态暂存器的存取，或是开放给OEM或使用者。在预设分页存取开始时，忙碌标示(BUSY)被设定为1，以避免预设分页存取被其他指令中断。然而，在忙碌期间部分指令可被准许为有功能，而不影响缓冲模式标示BUF，其中部分指令为，例如，指令Get Feature05h或是指令Read Status Register0Fh，用以于检查忙碌标示(BUSY)或是指令JEDEC ID9Fh，用以于检查装置身份(方块220)。在忙碌期间，其他指令可被准许改变缓冲模式标示BUF至1，举例来说，使用指令Device Reset FFh(方块230是以及方块240)；否则，对所有其他的指令来说缓冲模式仍为0。
或者，假如在忙碌标示(BUSY)回到0之后的第一指令(未显示)为指令Device Reset FFh，则缓冲模式标示BUF可被改变至1。任何其他指令使状态BUF=0以一般方法执行。
在忙碌期间后，根据一方法，来执行所接收的读取指令，而该方法取决于BUF的数值。假如BUF=0则忽略指令中的任何行地址数据以及读取操作将从行0x00h开始且延伸至连续的分页，直到当/CS为高电位而终止(方块250(0))。假如BUF=1则读取操作(方块250(1))从已指定的指令中的行地址[11:0]开始以及因缓冲器的末端被读取或是当/CS为高电位而终止。
之后，存储器可视操作需要使用多种各式各样的操作(方块260)，程序操作以及抹除操作(方块270)、载入分页操作(方块280)，以及读取操作(方块290(0)或方块290(1))，视BUF的数值而定。在一般操作期间内，通过使用指令Set Feature或是Write Status Register1Fh或是01h在状态暂存器内写入BUF，缓冲模式标示BUF可设定为0或1，次数视所需而定。指令Device Reset FFh可用于中断任何正在进行的内部操作。当使用指令Page Data Read13h时，分页负载操作(方块280)可被初始化，而该指令准许全分页的数据从NAND快闪阵列使用者-可定址区域342(如图4所示)中被读取至分页缓冲器338。位组2(Byte2)包含时序的虚拟位，而位组3及位组4则 包含分页地址。在执行载入分页操作以载入分页xx(方块280)后接收一读取命令，根据BUF的数值执行读取命令。假如BUF=0则忽略指令中的任何行地址数据以及读取操作将从行0x00h开始且延伸至连续的分页，直到因/CS为高电位而终止(方块290(0))。假如BUF=1读取操作(方块290(1))从已指定的指令中的行地址[11:0]开始以及因缓冲器的末端被读取或是当/CS为高电位而终止。
序列式NAND型闪存架构
图4是显示说明用的HPSF-NAND型存储器320的功能性方块示意图，其中HPSF-NAND型存储器320能提供跨过分页边界的连续读取以及从逻辑上相邻的存储器位置的连续读取而不用等待间隔。序列式NAND型闪存320包括NAND型闪存阵列340以及有关的分页缓冲器338。NAND型闪存阵列340包括字(列)线以及位(行)线，且由NAND阵列使用者-可定址区域342，多余区块区域344，以及LUT信息区域346构成。任何所需的闪存单元技术可被使用至NAND型闪存阵列340的闪存存储单元。序列式NAND型闪存320可包括多种其他电路来支援存储器执行程序操作、抹除操作、读取操作，像是列解码器334、行解码器336、输入/输出控制器322、状态暂存器323、连续分页读取(continuous page read,CPR)地址暂存器324、指令暂存器325、地址暂存器326、LUT暂存器327、控制逻辑330、CPR坏区逻辑331、CPR坏区暂存器332及高电压产生器333。列解码器334在使用者的控制下(在一些实施例中，可为在内部控制下)选择使用者-可定址区域342的列。列解码器334在内部控制下选择多余区块区域344(redundant block area)以及LUT信息区域346的列。电源(未图示)通过电源线VCC以及GND输送至整个序列式NAND型闪存320的电路。虽然序列式NAND型闪存320可用任何想要的方法封装以及可有任何型态的接口(包括一般NAND型闪存接口)，然而在图4中，控制逻辑330是以SPI/QPI协定(包括multi-IO SPI接口)的方式来实现。关于SPI/QPI接口以及存储器的多种电路的额外细节揭露于US Patent No.7,558,900issued July7,2009to Jigour et al.,以及出版物Winbond Electronics Corporation,W25Q64DW:SpiFlash1.8V64M-Bit Serial Flash Memory with Dual/Quad SPI&QPI:Preliminary Revision C,Hsinchu,Taiwan,R.O.C.,January13,2011，特此将其全部内容并入本文作为参考。
假如想要模式切换，可提供缓冲模式标示BUF347。假如需要的话，可提供缓冲模式标示BUF347作为一小数量的状态暂存器323。于控制逻辑330内提供启动电源 检测器335，以初始化特定模式的设定以及初始化启动电源时预设分页的负载。
分页缓冲器338可包括一分页数据暂存器(未图示)、一分页快取暂存器(未图示)以及一分页的传输闸(未图示)，以从数据暂存器复制数据至快取暂存器。任何合适的闩锁器或是存储技术可用于数据暂存器以及快取暂存器以及任合合适的闸技术可用于传送闸。数据暂存器以及快取暂存器可通过一方法由任何想要数量的个别部位组成，举例来说，该方法为用线连接传输闸以及操作传输闸，以控制数据传输。数据暂存器以及快取暂存器可由两个部位组成，以及根据使用各自群组的传输闸来选择操作，其中传输闸是由各自控制线控制。分页缓冲器338的数据暂存器以及快取暂存器可操作于一般方法，通过应用相同控制信号至各自的传输闸控制线，或可操作于另一方法通过应用适合的时间控制信号至传输闸控制线。举例说明两部位的实现，一分页为2K位组，一条控制线可控制传输闸的一半分页(1K)而其他控制线可控制传输闸的另一半分页(1K)，藉此将数据暂存器以及快取暂存器组成为两个半分页部位。由于两部位的操作可交换，因此一个两部位实现的分页缓冲器338可视为一乒乓缓冲器。提供ECC电路(未显示)，以根据ECC-E标示348对快取暂存器的内容执行ECC计算。假如需要的话，ECC-E标示348可被提供作为一小部分的状态暂存器323。关于分页缓冲器338、ECC电路以及两者操作的其他细节揭露于US Patent Application Serial Number13/464,535filed05/04/2012(Gupta et al.,Method and Apparatus for Reading NAND Flash Memory)，特此将其全部内容并入本文作为参考。于此所述的连续分页读取可视为在前述专利中的“修正的连续分页读取”。数据暂存器以及快取暂存器构成一部分的方法以及于该部分执行ECC的方法为说明用，而其它技术也可视需要来使用。
虽然NAND型闪存320被执行各种读取操作，包括连续分页读取操作以及在单平面NAND架构上的芯片内(on-chip)的ECC操作，这架构为说明之用。2KB的分页大小以及特定区块(block)大小的例子仅为说明示范用，因此也可视需求而不同。除此之外，特定大小的参考不会被正确的采用，因为实际上的分页大小可依设计因素而改变。举例来说，该分页大小可包括2,048位组的主要面积加上额外64位组的备用面积，备用面积用来存储ECC以及其它信息，如描述性数据(meta-data)。相同的，1KB的该分页大小可视为1,024位组的主要面积以及32位组的备用面积。然而于此叙述是基于单平面结构，以能清晰了解前述的教导于此等同应用至多平面的结构。当多物 理平面使用时，这些平面可共享一或多个字线(word-lines)，使得存储系统可同时服务复合输入/输出的要求。每一平面提供一分页的数据，以及每一平面包括一分页大小的一对应数据暂存器以及一分页大小的一对应快取暂存器。于此所描述的技术可分别应用至各自平面，如此一来，每一数据暂存器与快取暂存器可由复合部分构成，或可应用至复合平面，使得任一数据暂存器与快取暂存器为一复合分页数据暂存器以及快取暂存器的一部分。
图4显示用于SPI接口的控制信号/CS、CLK、DI、DO、/WP以及/Hold。标准SPI快闪接口提供/CS(芯片选择-补数，chip select-complement)、CLK(时脉)、DI(序列数据输入,serial data-in)及DO(序列数据输出,serial data-out)信号，并伴随着非必须信号/WP(写入保护-补数，write protect-complement)以及/HOLD(维持-补数，hold-complement)。虽然用于标准SPI接口的1位序列数据总线(通过DI数据输入以及通过DO数据输出)提供简单的接口以及与启动在单SPI模式的多种控制器相容，然而其受限于难以达到较高的读取吞吐率(thru-put)。因此，多位元SPI接口逐渐发展成额外支援双线(2位接口)及/或四线(4位接口)，以增加读取吞吐率。图4亦显示附加数据总线信号，以进行Dual SPI及Quad SP操作，其可选择性重新定义四只压点I/O(0)、I/O(1)、I/O(2)及I/O(3)的功能以进行Dual SPI及Quad SPI操作。
在一版本中的Quad SPI读取操作(也适用于其他版本的Quad SPI读取操作)，通过I/O(0)及1位标准SPI接口给予适合的读取指令，然而，用来定址以及数据输出的随后接口可为四线基础(即四位数据总线)。Quad SPI读取操作在一个时脉周期内可输出四位的数据，与标准SPI读取操作输出的一位数据对比，Quad SPI读取操作能够提供四倍较高的读取吞吐率。然而Quad SPI读取操作于此仅作为解释之用，本说明亦可应用于其他操作模式，包括Single SPI、Dual SPI、Quad Peripheral Interface(“QPI”)以及Double Transfer Rate(“DTR”)读取模式，但不限定于此。在QPI协定下，完整接口(指令、地址以及数据输出)在四位的基础下完成。在DTR协定下，输出数据被提供为CLK脉冲的上限以及下限，不像在单一转换率(Single Transfer Rate，STR)读取模式操作下，仅提供读取数据的CLK脉冲下限。
HPSF-NAND型存储器的坏区管理
由于与NOR型存储单元有关的NAND型存储单元一般具有较差的稳定度，因而需使用坏区管理。NAND型闪存阵列340包括三个区域，NAND快闪阵列使用者-可 定址区域342、多余区块区域344及LUT(Look-Up Table)信息区域346。LUT暂存器327存储一个查找表，而该查找表为了进行坏区管理，而包含从逻辑区块地址(logical block address,LBA)至实体区块地址(physical block address,PBA)的映射。假设，举例来说，NAND型闪存阵列340具有少许失效区(failed block)。这些失效区被映射至好区，使得装置仍能提供服务。首先坏区被映射至多余区块区域344，接着映射至NAND快闪阵列使用者-可定址区域342的可用方块。虽然任何映射方法可被使用，但首先映射至多余区块区域，来尽可能的维持完全使用者可定址区域的容量。为了能有效进行坏区管理，可将查找表建构在LUT暂存器327内，LUT暂存器327能直接进入控制逻辑330以及进入映射逻辑328。LUT暂存器327以又小又快的挥发性存储器实现，像是SRAM型存储器，虽然LUT暂存器327可实现于任何想要的方法以及一或多个部分。当芯片启动电源或重置时，通过从LUT信息区域346读取LBA以及PBA数据，LUT暂存器327可自动载入信息。坏区管理详细描述于美国专利申请案(Michael et al.,On-Chip Bad Block Management for NAND Flash Memory)，案号13/530,518，申请日06/22/2012，特此将其全部内容并入本文作为参考。于此描述的连续分页读取可视为在先前专利应用中所提到的“快速连续分页读取(fast continuous page read)”。
图5是显示启动序列式NAND型闪存的程序400，包括自动预设分页读取，其中自动预设分页读取与坏区映射相容且自动预设分页读取包括坏区管理。
启动电源时，初始化BUSY标示使其为1(方块402)，初始化缓冲标示BUF347(图4)使其为设定值0(方块404)，根据LUT信息区域346的信息在LUT暂存器327内建立查找表(方块406)，以及载入预设分页地址至地址暂存器326(方块408)。接着执行取代区程序，其意味着在LUT暂存器327内搜寻，以判断地址暂存器326地址的区地址部分是否与任何在LUT暂存器327的LBA匹配(方块410)。此搜寻能够快速的被执行而不会对读取存取时间有显著影响，因为LUT暂存器327可为又小又快的SRAM，其中SRAM的架构为芯片内(on-chip)，因此SRAM可通过控制逻辑330进行局部存取。如果没有找到任何匹配(方块410-否)，使用LBA来将预设值分页读取至分页缓冲器338(方块414)。如果找到匹配(方块410-是)，指出被取代的坏区并且在地址暂存器326中使用取代区的PBA而非使用LBA(方块412)，以读取预设分页(方块414)。在分页缓冲器338的数据上执行ECC程序，以视情况设定在状态暂存器323内得到的ECC位(方块416)。当ECC程序完成后，BUSY标示被重设为0(方块418)。
HPSF-NAND型存储器的ECC程序
为了达到快速程序代码映射，在启动电源后伴随着连续读取模式设定(BUF=0)的下一个指令可为任何一般HPSF-NOR型存储器读取指令03h、0Bh、3Bh、6Bh、BBh及EBh，虽然指令Fast Read Quad Output6Bh以及指令Fast Read Quad I/O EBh较为合适，因为两指令可每周期输出四位，以达到最高转换率。连续读取模式读取指令，其忽略任何在指令地址域内的指令，无缝跨过分页边界与包含在地址暂存器326内的分页地址一起开始连续读取数据。
假如在启动电源期间根据预设分页读取操作来执行ECC程序，除了指令的解码，则能有利地开始执行连续读取模式读取的命令而没有任何等待时间的因素，因而启动程序400执行ECC程序(方块416)。虽然ECC程序可在整个分页缓冲器338中被执行，然而假如乒乓缓冲器被安排用于分页缓冲器338，以改善连续读取模式读取的速度时，ECC程序则需要在仅一半的分页缓冲器338上执行，以减少完成预设分页读取所需的时间。
图6显是数据总线510以及NAND快闪阵列550，连同包括数据暂存器410的分页缓冲器的实施例，而该数据暂存器410由两个部分组成，数据暂存器-0(DR-0)以及数据暂存器-1(DR-1)。分页缓冲器也包括一快取暂存器530，由两个部位组成，为快取暂存器-0(CR-0)以及快取暂存器-1(CR-1)。因此，分页缓冲器可被视为具有包括CR-0以及DR-0的一部分以及具有包括CR-1以及DR-1的其他部分。在一实例中，分页缓冲器为可具有4K位组的容量，分成两个相同大小部位的2K位组。以此情况来说，每一个存储容量DR-0、DR-1、CR-0及CR-1为1K位组。DR可被视为全2K位组数据暂存器(即DR-0加DR-1)来使用以及CR可被视为全2K位组快取暂存器(即CR-0加CR-1)来使用。不同尺寸的分页缓冲器可被使用及/或分页缓冲器能分割为超过两个部位或是被分为不相等的部位。分页缓冲器的两个部位需要两组控制信号，不像未被分割的分页缓冲器需要一组控制信号。此外逻辑与实体NAND快闪阵列之间的差异不影响此处的教导。举例来说，实体阵列在一条字线上可具有两分页(偶数2KB分页及奇数2KB分页)，以至于字线可为4KB的NAND位存储单元。为了能解清楚解说，此处的描述以及图示是基于逻辑NAND快闪阵列。除外，当分页缓冲器是由两个部位组成以支援连续读取操作时，对于使用者来说改变是很明显的。程序操作能以标准分页尺寸2KB完成，以及标准读取操作(举例来说，在完成分页读取操作后， 从快取读取分页数据的指令)也能以标准分页尺寸2KB完成。以此分页缓冲器的内部组织为两个部位的情况来说，特别适合于连续分页读取操作，甚至使得其内部分割对使用者来说是明显的。NAND型存储器阵列的缓冲器可合适的组织以及操作，以在连续分页读取期间消除输出数据的间隙以及不连续，而连续分页读取的技术与以下文献所描述的技术一致，美国专利申请案(Gupta et al.,Method and Apparatus for Reading NAND Flash Memory)，申请案号13/464,535，申请日05/04/2012，特此将其全部内容并入本文作为参考。于此描述的连续分页读取可视为在先前专利应用所提到的“修改连续分页读取(modified continuous page read)”。
图6亦显示错误校正电路520，其可逻辑性的被视为具有区域ECC-0(区域ECC-0提供快取存储器部位CR-0内容的错误校正)以及具有区域ECC-1(区域ECC-1提供快取存储器部位CR-1内容的错误校正)。各种ECC演算法皆适合使用，举例来说，Hamming ECC演算法、BCH ECC演算法、Reed-Solomon ECC演算法以及其他的演算法。为了明确说明，虽然两个逻辑ECC部位ECC-0及ECC-1是显示个别作为CR-0及CR-1的接口，然而两个实体ECC方块或是单一个实体ECC方块可被使用来作为CR-0及CR-1两者的接口。
图6显示于启动电源时，数据暂存器540及快取暂存器531在预设分页读取操作期间的操作示意图。预设分页552的地址常驻于地址暂存器326，以及预设分页从NAND快闪阵列550读出至数据暂存器540的两个部位DR-0及DR-1(操作A)。2KB的数据可从预设分页552被转移，转移程序可为一个2KB转移或是分成1KB转移至DR-0及DR-1。分页读取操作的时间(即从NAND快闪阵列转移分页数据至数据暂存器的时间)可为20μs，虽然确切时间会因为设计因素而变化，像是感测电路、存储单元的型态(单级单元或是多级单元)或是半导体工艺(像是50nm或是35nm)等设计因素。接着，在数据暂存器540的部位DR-0的数据被转移至快取暂存器530的部位CR-0(操作B1)。执行ECC计算，以计算快取暂存器530的部位CR-0的数据(操作B2)，以及被ECC处理过的数据回到快取暂存器530的部位CR-0(操作B3)。从部位DR-0转移至部位CR-0(部位DR-1转移至部位CR-1亦同)的时间视设计选择变化，但典型范围从大约1μs到3μs。错误校正电路520所需时间完全视ECC演算法的选择、内部数据总线、晶面上时间振荡器周期、及其他设计因素而定。假设一实体设计使用一个ECC电路方块给快取暂存器530的两个部位CR-0及CR-1，并假设发送CR-0及CR-1 的时间为20μs及DR-0转移至CR-0与DR-1转移至CR-1的时间为2μs，错误校正电路可设计为全部18μs或更少，因此假如只有使用单一个电路，则需要36μs给部位CR-0及CR-1。分页读取结束而没有取出数据，即使数据暂存器540以及快取暂存器530设定了连续读取模式读取指令。
图7显示说明程序，以说明连续读取模式600的基本连续读取模式指令，而该指令与坏区映射相容以及该指令包括坏区管理，以及该指令开始执行没有任何等待时间因素，除了解码读取指令。图8与图7相关，是显示与数据暂存器540以及快取暂存器530相关的部分操作。读取指令的初始条件为在地址暂存器326提出预设分页起始地址以及在分页缓冲器提出ECC处理过的数据。
三个本质上一致的操作可发生，也就是说从缓冲器的第一个部分，明确的来说是快取暂存器530的CR-0部位，输出(方块630以及总线操作(Bus Operation)A1)，在分页缓冲器的第二个部分执行ECC处理，明确的来说是快取暂存器530的CR-1部位(方块632以及总线操作A1、A2及A3)，以及下一个分页的数据被读取至分页缓冲器，明确的来说是数据暂存器540的部位DR-0及DR-1(方块634以及阵列操作(Array Operation)A2)。总线操作A1以及缓冲操作(Buffer Operation)A1，在时间间隔A内的大约相同时间开始(时间1)，但后者在期间内的操作时间较小。同样的，阵列操作A2以及缓冲操作A2，在时间间隔A内的大约相同时间开始(时间2在时间1后)，但后者在期间内的操作时间较小。通过增加与芯片内的地址计数器329(图4)有关的地址暂存器326内的地址，存取下一个分页的数据，以及接着执行取代区程序。此外，只需要在存取第一分页的时候以及在每一个区块边界执行取代区程序。为了要检测上述情况的发生，会使电路变复杂，然而即使为了简化电路而不检测上述情况，取代区程序能执行在每一个分页存取路径而无害。
接着，两个本质上一致的操作可发生，也就是说从缓冲器的第二个部分，明确的来说是快取暂存器530的CR-1部位，输出(方块640以及总线操作B1)，在分页缓冲器的第一个部分执行ECC处理，明确的来说是快取暂存器530的CR-0部位(方块642以及缓冲操作B1、B2及B3)。总线操作B1将花费最多时间，因此不需要提供额外时间给发生于总线操作B时间内的缓冲操作B1、B2及B3。总线操作B1及缓冲操作B1在时间间隔B内的大约相同时间(时间1)开始，但在期间内后者操作的时间的非常小。
由于现在全分页的数据已经输出(总线操作A1及B1)且在状态暂存器323内的ECC位也已经设定好，因此可执行暂时性的坏区计算(方块650)。坏区计算详细描述于美国专利申请案(Michael et al.,On-chip Bad Block Management for NAND Flash Memory)，申请案号13/530,518，申请日06/22/2012，特此将其全部内容并入本文作为参考。于此描述的连续分页读取可视为在先前专利应用所提到的“快速连续分页读取(fast continuous page read)”。
重复连续读取模式程序600直到被任何想要的方法终止。一个说明性质的技术用来停止时脉信号CLK，其中，时脉信号CLK被/CS信号低至高的转变所遵循，使得连续读取不再重新开始，根据中断后重新开始的时脉信号CLK。或者，可将连续读取模式设计为根据其他发出的信号而终止，在一预设或一特定数量的分页读取的后，或是任何其他设计者所想要的方法。由于没有使用额外的读取指令来读取接下来的分页，因此指令解码时间能够被避免。乒乓缓冲器技术准许ECC处理时间以及下个分页读取时间实质上被隐藏于连续数据输出的时间内。当遭遇取代区的问题时，一快速芯片内LUT暂存器的整并，能从NAND型闪存中启动伴随着坏区管理的连续分页读取，却没有明显延迟分页读取时间，因此更能避免任何间隙或是跨过分页以及区块边界的不连续，其中该快速芯片内LUT暂存器，例如是图4的LUT暂存器327，可由控制逻辑，例如图4的控制逻辑330，进行局部读取。同时发生的总线操作A1、分页操作A2(被缓冲操作A1所需的时间延迟)及缓冲操作A1、及A3可被设计为花费相同的时间，因此最佳化时间利用。用来转换以及输出数据总线510半分页数据的时间，约为20μs，假设时脉频率为100MHz，以及分页读取操作的时间约为20μs，虽然任何特别设计的时间可随着各种设计可能而改变。
虽然分页读取以及ECC程序所需的时间，约为40μs，可被考虑为初始等待时间因素，其发生于启动电源期间以及不影响指令程序。相反地，除了指令解码时间，连续读取模式读取没有等待时间因素。虽然分页读取指令可能需要时间来完成，将近约60μs，然而对于跨过连续分页边界的连续读取而言，分页读取指令仅发送一次。
本发明的描述包括如前所述的应用以及优点为说明性的以及并不会意图限制本发明的范围，其阐述于申请专利范围内。于此揭露的实施例是可变化及修正的，以及实际的选择与本实施例的多种元件的选择及等效将为本领域中的技艺人士所理解，且能够被实施而不脱离本发明的精神与范畴，包括本发明所阐述的申请专利范围。举例 来说，虽然于此描述许多NAND型存储器的实现，然而于此所描述的部分技术，像是启动电源顺序、模式选择、跨过分页边界以及从逻辑性连续的存储器位置的连续数据输出而没有等待间隔，可被用于平行式NAND型存储器。