动态随机存取存储器 结构及操作方法 本发明涉及一种动态随机存取存储器(Dynamic Random AccessMemory，以下称为DRAM)结构与其操作方法，特别涉及一种适用于静态随机存取存储器(Static Random Access Memory，以下称为SRAM)存储单元的动态随机存取存储器(Dynamic Random Access Memory，以下称为DRAM)结构及其操作方法，而此动态随机存取存储器当成静态随机存取存储器相容的晶体管，也就是具有单一晶体管的静态随机存取存储器。
传统的DRAM存储单元(Cell)，其包含有一晶体管与一电容器，其所具有的面积与制造的成本，远小于SRAM。因为传统的SRAM结构，具有4到6个晶体管。因此，运用成本较低的DRAM存储单元当成SRAM使用，一直是业界所努力的方向。
然而，若数据储存在DRAM的存储单元中，则必须定期地重新更新(Refresh)，而储存在SRAM的数据，却是不用定期地更新。在DRAM存储单元中的重新更新操作，将会浪费存储器的频宽(Bandwidth)。例如，具有一百个百万频率(100MHz)操作的DRAM，其每一时钟的时间系10纳秒(nsec)。在这样的DRAM结构下，每一外部存取数据的时间是10纳秒，而每一重新更新的时间也是10纳秒，当然这要看所设计地电路与存储器大小而定，也可能从16到500纳秒。因为存取的时间与重新更新的时间可能在同一时间，因此，此DRAM可能约每500纳秒就必须停止等待(Idle)一次，以便做重新更新的动作，因此，其所表现的效能可能会降低至50-90％。因为这样的考量，而会使整个操作的频宽降低。
在公知的技术中，曾经尝试在SRAM运用结构中使用DRAM存储单元，但却无法有效的达到SRAM这种具有长久保存数据的特征，因为这样的DRAM存储单元需要外部的信号控制更新的操作，而这样的SRAM结构会因为更新的操作而有所延迟。此致使这样的DRAM存储单元并非能完全相容于SRAM的结构中。
另外，有人提出高速SRAM快取存储器(Cache)与相对低速的DRAM一并使用，以加速存储器平均存取的时间(美国第5,559,750号专利)。这样的结构真正的存取时间，却必须考虑到此SRAM快取存储器命中率(Hit Rate)。并且另外有电路提供DRAM存储单元的更新操作。然而，这样的结构，仍会影响到外部存取的操作，而无法符合整体的随机存取时间。
另外有一结构是使用很多存储单元列的DRAM，以降低DRAM存取的时间，而这样的结构却无法容许其中一存储单元列延迟更新的时间。
另外，在美国第6,028,804号专利中，提出一种在SRAM结构中运用DRAM存储单元的装置。然其结构是使用一存取裁决器(Access Arbiter)，将外部的存取要求时钟与内部所产生的更新时钟做一裁决，优先让外部存取的时钟操作，以避免冲突的产生。然而，在此结构下，却是必须损失部分的操作频率。
有鉴于此，本发明的目的是提供一种使用DRAM存储单元的SRAM结构与其操作方法，可有效地保存DRAM存储单元所储存的数据，却不会影响到SRAM的正常操作。
本发明的另一目的，提供一种使用DRAM存储单元的SRAM结构与其操作方法，特别是此SRAM具有低电压操作的情形下，仍可维持DRAM存储单元所储存的数据，并可降低整个SRAM结构操作所消耗的功率。
本发明的又一目的，提供一种使用DRAM存储单元的SRAM结构与其操作方法，特别是此SRAM可在待机(Stand-by)模式下，或是在睡眠模式(Sleep Mode)下，仍可维持DRAM存储单元所储存的数据，并可降低整个SRAM结构操作所消耗的功率。
为达成上述的目的，本发明提供一种适用于静态随机存取存储器相容晶体管的动态随机存取存储器结构，其中动态随机存取存储器结构是在一正常操作模式与一低电压操作模式下操作。此动态随机存取存储器结构是使用一参考时钟信号作为操作的依据。上述动态随机存取存储器结构包括一存储单元，用以储存数据；一检测放大装置，则具有一检测单元、一第一晶体管与一第二晶体管，其中该检测单元与该第一晶体管、该第二晶体管、一位线与一互补位线相连接，其中该位线与该互补位线用以作为读取及更新该存储单元所储存的数据，而更新该存储单元所储存的数据的频率依据该参考时钟信号；以及一切换装置，用以接收一第一电压与一第二电压，并且用以切换输出两者之一而为一操作电压，其中该第一电压的电平高于该第二电压的电平。当该动态随机存取存储器结构在该正常操作模式时，该操作电压为该第二电压，以供应该动态随机存取存储器结构操作使用，以节省操作消耗功率，当该动态随机存取存储器结构在该低电压操作模式下操作时，该操作电压为该第一电压，以供应该动态随机存取存储器结构操作使用，以维持该动态随机存取存储器的该存储单元所储存的该数据。
上述的动态随机存取存储器结构，其中存储单元由一第三晶体管与一电容器所组成，其中电容器的一端接到第三晶体管的一源极/漏极端，电容器的另一端则接到一第三电压。第三晶体管的另一源极/漏极端接到位线，其一栅极端则接到字线，其中当动态随机存取存储器结构在正常操作模式时，第三电压为操作电压的一比例，但第三电压小于操作电压，当动态随机存取存储器结构在低电压操作模式时，第三电压则根据参考时钟信号，在参考时钟信号为逻辑0的低电平时，降为零电压，以降低维持动态随机存取存储器的存储单元所储存的该数据所需的电压值。
上述的动态随机存取存储器结构，其中第三晶体管的一基衬(Substrate)接上到一基衬偏压(Substrate Bias)，而此基衬偏压所参照参考时钟信号所提供。
上述的动态随机存取存储器结构，其中还包括一降压装置，连接到切换装置与该第一电压，并输出第二电压至切换装置。
为达成上述的目的，本发明提供一种适用于静态随机存取存储器相容晶体管的动态随机存取存储器结构，其中动态随机存取存储器结构在一正常操作模式、一待机模式与一睡眠模式其中之一模式下操作。此动态随机存取存储器结构是使用一参考时钟信号作为操作的依据。此动态随机存取存储器结构包括一存储单元，用以储存数据；一检测放大装置，则具有一检测装置、一第一晶体管与一第二晶体管，其中检测单元与第一晶体管、第二晶体管、一位线与一互补位线相连接，其中位线与互补位线用以作为读取及更新上述存储单元所储存的数据，而更新存储单元所储存的数据的频率依据参考时钟信号；以及一切换装置，用以接收一第一电压与一第二电压，并且用以切换输出两者之一而为一操作电压，其中第一电压的电平高于第二电压的电平，其中当动态随机存取存储器结构系在正常操作模式时，操作电压为上述第二电压，以供应动态随机存取存储器结构操作使用，以节省操作消耗功率，当动态随机存取存储器结构在待机模式下操作时，操作电压会根据参考时钟信号调整为第一电压或是第二电压；当动态随机存取存储器结构在睡眠模式下操作时，操作电压会固定为上述第一电压，以供应动态随机存取存储器结构操作使用，以维持动态随机存取存储器的存储单元所储存的上述数据。
上述的动态随机存取存储器结构，其中存储单元由一第三晶体管与一电容器所组成，其中电容器的一端接到第三晶体管的一源极/漏极端，电容器的另一端则接到一第三电压，第三晶体管的另一源极/漏极端接到上述位线，其一栅极端则接到字线，其中当动态随机存取存储器结构在正常操作模式时，第三电压为操作电压的一比例，但第三电压小于上述操作电压，当动态随机存取存储器结构在睡眠模式下操作时，第三电压则根据参考时钟信号，在参考时钟信号为逻辑0的低电平时，降为零电压，以降低维持动态随机存取存储器的存储单元所储存的数据所需的电压值。
上述的动态随机存取存储器结构，其中晶体管的一基衬(Substrate)接上到一基衬偏压(Substrate Bias)，基衬偏压所参照参考时钟信号所提供。
为达成上述的目的，本发明提供一种适用于静态随机存取存储器相容晶体管的动态随机存取存储器结构的操作方法，其中上述动态随机存取存储器结构包括一存储单元、一检测放大装置与一切换装置，动态随机存取存储器结构在一正常操作模式与一低电压操作模式下操作。此操作方法包括下列步骤：提供一第一电压与一第二电压，并且切换输出两者之一而为上述操作方法的一操作电压，其中上述第一电压高于上述第二电压；提供一参考时钟信号为上述操作方法的操作信号；储存一数据于上述存储单元；根据上述参考时钟信号的时序频率更新上述存储单元所储存的数据；在上述正常操作模式时，提供上述第二电压为上述操作电压，以供应上述动态随机存取存储器结构操作使用，节省操作消耗功率，在上述低电压操作模式下操作时，提供上述第一电压为上述操作电压，以供应上述动态随机存取存储器结构操作使用，以维持上述动态随机存取存储器的上述存储单元所储存的上述数据。
上述的操作方法，其中存储单元由一第三晶体管与一电容器所组成，其中电容器的一端接到第三晶体管的一源极/漏极端，电容器的另一端则接到一第三电压，第三晶体管的另一源极/漏极端接到位线，其一栅极端则接到上述字线，其中当在正常操作模式时，上述第三电压为操作电压的一比例，但第三电压小于上述操作电压，当在低电压操作模式时，上述第三电压则根据上述参考时钟信号，在参考时钟信号为逻辑0的低电平时，降为零电压，以降低维持动态随机存取存储器的上述存储单元所储存的数据所需的电压值。
上述的适用于静态随机存取存储器相容晶体管的动态随机存取晶体管结构的操作方法，其中动态随机存取存储器结构包括一存储单元、一检测放大装置与一切换装置，动态随机存取存储器结构在一正常操作模式、一待机模式与一睡眠模式下操作，其中上述操作方法包括下列步骤提供一第一电压与一第二电压，并且切换输出两者之一而为上述操作方法之一操作电压，其中上述第一电压高于上述第二电压；提供一参考时钟信号为上述操作方法的操作信号；储存一数据于上述存储单元；根据上述参考时钟信号的时序频率更新上述存储单元所储存的数据；当动态随机存取存储器结构在正常操作模式时，提供上述第二电压为上述操作电压，以供应上述动态随机存取存储器结构操作使用，以节省操作消耗功率，当动态随机存取存储器结构在待机模式下操作时，根据上述参考时钟信号的时钟决定上述第一电压或是上述第二电压为上述操作电压；当动态随机存取存储器结构在睡眠模式下操作时，固定输出上述第一电压为上述操作电压，以供应上述动态随机存取存储器结构操作使用，以维持上述动态随机存取存储器的上述存储单元所储存的上述数据。
上述的操作方法中，存储单元由一第三晶体管与一电容器所组成，其中电容器的一端接到上述第三晶体管的一源极/漏极端，上述电容器的另一端则接到一第三电压，上述第三晶体管的另一源极/漏极端接到上述位线，其一栅极端则接到字线，其中当动态随机存取存储器结构在正常操作模式时，上述第三电压为操作电压的一比例，但上述第三电压小于操作电压，当动态随机存取存储器结构在上述睡眠模式下操作时，上述第三电压则根据上述参考时钟信号，在上述参考时钟信号为逻辑0的低电平时，降为零电压，以降低维持上述动态随机存取存储器的上述存储单元所储存的上述数据所需的电压值。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细的说明。
附图的简单说明：
图1是根据本发明优选实施例中用以作为SRAM储存元件的DRAM存储单元结构图；
图2是在图1中的数据读取与存储单元更新的时序图；
图3是根据本发明优选实施例中的用以作为SRAM储存元件的DRAM存储单元结构图，其具有低电压操作模式的时序图；
图4是根据本发明优选实施例中的用以作为SRAM储存元件的DRAM存储单元结构图，其具有待机操作模式与睡眠操作模式的时序图；以及
图5是在图1中的存储单元的电容器在本发明优选实施例中的DRAM存储单元结构中，在一般操作模式与睡眠操作模式所储存的电荷比较图。
附图标号简单说明
存储单元 110
晶体管 112
电容器 C
检测放大装置 120
切换装置 130
降压装置 140
一等化装置 150
PMOS晶体管 SAP
NMOS晶体管 SAN
PMOS晶体管 P1及P2
NMOS晶体管 N1及N2实施例
本发明的优选实施例提供一种静态随机存取存储器(Static RandomAccess Memory，下称为SRAM)，且特别针对目前广泛使用的行动电子装置中，所需要的SRAM所设计的结构与其操作方法。
而在此结构与操作方法中，本实施例的静态随机存取存储器(SRAM)使用动态随机存取存储器(Dynamic Random Access Memory，下称为DRAM)存储单元所为储存数据的来源。因为，使用单一晶体管与一电容器的DRAM存储单元(Cell)，其所具有的面积与制造的成本，远小于具有4到6个晶体管的SRAM。而只要能克服DRAM必须不断重新更新(Refresh)的问题，并确定所储存的内容不流失，则整个SRAM的制造成本，必定大幅减少。
而在本实施例的运用单一晶体管的静态随机存取存储器(1-TSRAM)结构，可有效地保存DRAM存储单元所储存的数据而不至于流失。另外，根据本发明的SRAM结构，可在低电压情形下操作，仍可维持DRAM存储单元所储存的数据，并可降低整个SRAM结构操作所消耗的功率。
若是采用此SRAM结构的系统，在待机(Stand-by)模式下，或是在睡眠模式(Sleep Mode)下，仍可维持DRAM存储单元所储存的数据，并可降低整个SRAM结构操作所消耗的功率。此所谓的待机模式，指整个系统所供应的电量仍然足够，只是因为目前系统并没有在使用状态，而为了降低功率的消耗，则进入低耗电量的待机状态。而睡眠模式，是指整个系统的电量已经不够，但仍高于可操作的规格，此模式是为了保护目前在处理的数据，能在有限的电量中，维持很长的时间，可让使用者有时间回复其原使用的数据，而不致流失。
此两种模式，最常运用在使用电池并有一定使用时间限制的电子装置上，例如行动电话、便携式电脑，个人数据助理装置(PDA)等等。由于SRAM具有长期保存数据的特性，因此，若是以单一晶体管与一电容器的DRAM存储单元(Cell)来作为SRAM，则必须考虑许多的因素，其中，例如在低电压操作下(例如待机模式或睡眠模式)，如何重新更新(Refresh)DRAM存储单元的储存内容与如何维持储存的数据皆是必须考虑的问题。
请参照图1，示出了在本发明中用以作为SRAM储存元件的DRAM存储单元结构。在此为方便说明，仅针对单一存储单元与单一检测单元(SenseAmplifier)，然熟习此技艺者皆知DRAM结构中具有复数个存储单元与复数个检测单元，其操作方法与本图示相关描述雷同，不在冗述。
首先，先定义此SRAM结构正常的操作电压为Vcca。在正常操作下，Vcca等于外部电压为Vccext。而在本实施例中，若是进入待机模式时，为了节省功率的消耗，会将操作电压Vcca的值从外部电压Vccext降下一预定值，例如，如图1中所示，经由降压装置140的压降后转为Vccsa，作为所输出的操作电压Vcca。
对于此1-T SRAM的结构中，包括一存储单元110、一检测放大装置120、一切换装置130、一降压装置140与一等化装置150。
而此存储单元110系由一晶体管112与一电容器C所组成。电容器C的一端接到此晶体管112的一源极/漏极端，电容器的另一端则接到一电压源VPL，此电压源VPL的电压值在正常操作时约为操作电压Vcca值的一半。晶体管112的一源极/漏极端除了接到此电容器C外，另外，此晶体管112的另一源极/漏极接到一位线(Bit Line，底下称为BL)，而其栅极系接到一字线(Word Line，底下称为WL)。除此之外，此晶体管112的基衬(Substrate)系接上基衬偏压(Substrate Bias)Vbb，在正常操作时，基衬偏压Vbb的电压为-1V，此有利于晶体管112在低电压操作。另外，用来开启晶体管112的电压值则定义为Vpp，而Vpp系来自于字线WL。
检测放大装置120则包含了一检测单元与一PMOS晶体管SAP与一NMOS晶体管SAN，而检测单元是由2个PMOS晶体管P1及P2与2个NMOS晶体管N1及N2所组成。其连接方式与一般的检测放大装置相同，即PMOS晶体管P2的栅极与NMOS晶体管N2的栅极共同连接到位线BL，另外，PMOS晶体管P1的栅极与NMOS晶体管N1的栅极共同连接到一互补位线(Complementary Bit Line，底下称为CBL)。而此位线BL与互补位线CBL此两位线用以作为读取存储单元110所储存的数据的线路。
而PMOS晶体管P1与P2的一源极/漏极端共同连接到另一PMOS晶体管SAP的一源板/漏极端，另外，PMOS晶体管P1与P2的另一源极/漏极端则分别连接到NMOS晶体管N1与N2的一源极/漏极端。NMOS晶体管N1与N2的另一源极/漏极端则共同连接到另一NMOS晶体管SAN的一源极/漏极端。而PMOS晶体管SAP的另一源极/漏极端则接到切换装置130，而NMOS晶体管SAN的另一源极/漏极端则接地。
切换装置130接收两电压源Vccext与Vccsa，并且用以切换输出其中的一电压源。而如上所述Vccsa小于Vccext一预定电平。而在本实施例中，可经由例如降压装置140将Vccext转为Vccsa，而其实际实施的方法例如可经由一晶体管142的阈值电压(Threshold Voltage)Vtn所完成，而Vccsa的值等于Vccext降低Vtn。切换装置130的切换动作可通过一控制信号CTL所控制。
先针对图1中的作为SRAM储存元件的DRAM存储单元结构，在正常操作模式时的读取操作做一说明。
首先，在正常操作模式下，所使用的外部电压，则会采用Vccext作为操作电压Vcca的值。存储单元110的电容器C所接的电压VPL，则设定在操作电压Vcca的一半，以加速存储单元的操作，而基衬偏压Vbb的电压则设定为-1V，以降低阈值电压值。
在未读取存储单元110的预充电阶段(Pre-charge stage)，等化装置150会藉由电压Vg的控制将两位线BL与CBL充到一定的电压，一般而言为操作电压Vcca的一半，而此等化装置150例如是两个MOS晶体管所组成，而控制栅极的信号EQ在此阶段其电压值VEQ为高位准(逻辑“1”)，用以将此两位线充电到预定的电平。
接着，在选择字线WL之后，电荷即在存储单元110与位线BL之间共享。若是在存储单元110中所储存的数据为“1”，则位线BL的电位会增加到大于一半的操作电压Vcca，而位线CBL的电压则会降为略低于操作电压Vcca的一半。
接着在检测放大装置120的NMOS晶体管SAN导通后，也就是节点122接地后，检测放大装置120开始动作，即会使NMOS晶体管N2导通而将位线CBL的电压拉到接地，而由于CBL的电压接地，将同时会使PMOS晶体管P1导通。此时将会使PMOS晶体管SAP导通而使操作电压Vcca通过位线BL对存储单元110的电容器充电到Vcca，重新更新到原预定的电平。
此读取的过程显示在图2中说明，例如在EQ停止预先充电后，在字线WL转为逻辑1后，则位线BL会先升高一部分，接着在NMOS晶体管SAN导通后，位线BL将调高电平，并对存储单元110的电容器C重新充电到储存电荷为既定值。
若是在存储单元110中所储存的数据为“0”，则操作过程类似。位线BL的电位会在字线WL转为高电平(逻辑1)时，降低到小于操作电压Vcca的一半，而位线CBL的电压则会略高于略低于操作电压Vcca的一半。
接着在检测放大装置120的NMOS晶体管SAN导通后，也就是节点122接地后，检测放大装置120开始运作，即会使NMOS晶体管N1导通而将位线BL的电压接到接地，而由于BL的电压接地，将同时会使PMOS晶体管P2导通。此时将会使PMOS晶体管SAP导通而使位线CBL拉升到操作电压Vcca，并使位线BL电压到降到最低，对存储单元110的电容器放电，重新更新存储单元110所储存的值“0”。
接着，对于本实施例的DRAM存储单元结构，如何针对在于在低电压操作模式下(例如待机模式或睡眠模式)下，有效地保存所储存的数据做一详细说明。
在使用本DRAM存储单元结构的系统中，若是没有区分降低消耗功率的待机模式或是更进一步降低消耗功率的睡眠模式时，而仅如一般的低电压操作时，也就是仅具有一低电压操作模式下时，则请对应参照图1与图3所示说明。通过CS对切换装置130的控制，将操作电压Vcca的值由原来的Vccext转为降压后的Vccsa值。而VPL与VEQ的值从Vccext的一半，降为Vccsa的一半。本发明的实施例，可利用所增加的切换装置130控制整个系统操作的电压，进而达到降低功率消耗的目的。
另外，若是本发明实施例的使用DRAM存储单元结构的系统中，具有降低消耗功率的待机模式或是更进一步降低消耗功率的睡眠模式时，则请参照图1与其用以说明时序的图4。为降低整个系统的功率消耗，本实施例的DRAM存储单元结构仅使用一外部的时钟信号CLKref作为时钟的来源，所有的操作，全部皆根据此外部时钟信号CLKref，不再增加时钟产生器，另行产生内部的时钟信号。
在一般的待机模式下，通信号CS的反相值所控制，所使用的操作电压可由Vccext或是Vccsa两值之间作一切换的动作。而此时的VPL与VEQ的值，也跟着切换为Vccext的一半或是Vccsa的一半，以节省耗费功率。
但若是在睡眠模式下，则因为所剩电量已过低，所以必须维持在低电压下，并保存在DRAM存储单元所储存的数据。因此，许多因素则必须考虑。
如图4所示，提供一睡眠使能信号(Sleep)，此睡眠使能信号用以使本系统进入睡眠模式的使能信号。在Sleep信号使能(Enabled)后，也就是位于高电平(逻辑1)时，则操作电压Vcca则转换为Vccext，不再需要降压。此可通过信号Sleep对于图1中的切换装置130的控制而达成。并且此时为节省用电，所有的字线会随着一参考时钟CLKref低电压低位准时切换关闭，也就是全部都为0V电压。除此之外，提供存储单元110的晶体管112的基衬偏压Vbb，也是根据上述参考时钟信号CLKref作为时钟的来源。
另外，在本实施例中，也提出所有DRAM存储单元结构的系统皆参照同一时钟信号，也就是上述的参考时钟CLKref，且此参考时钟由外部整个系统提供，而非由DRAM存储单元结构另外增加时钟产生器(Clock Generator)所产生，这与一般DRAM结构需要三个内部时钟的需求不同，也因为如此，可降低产生时钟所需要的功率消耗，以达到本实施例所欲解决的降低消耗功率的问题。
存储单元110的电容器C所储存的电荷，取决于电容器C两端的电压差。假设外部的电压Vccext值为3V，则经过压降后的Vccsa电压值为2V，或是外部的电压Vccext值为2V，则经过压降后的Vccsa电压值为1.5V。这些情形在睡眠模式下皆仍可有效地储存存储单元110的数据。
另外，若是外部电压降到较低的情形，此为目前便携式电子装置的趋势，例如Vccext＝1.5V时，则因为本实施例的操作电压切换为Vcca＝Vccext也只有1.5V，而存储单元110的电容器C另一端电压VPL若仍为Vcca的一半，也就是约为0.7V时，这种情形下，电容器C所储存的电荷为Q1＝C×(1.5V-0.7V)×k(k是电荷共享效应参数，Charge Sharing Effect)＝C×0.8×k。储存的电荷值过低，恐会有检测放大装置120无法有效检测到所储存的值，而有数据流失的疑虑。
此时对于存储单元110而言，则可选择性地改变，例如将电容器的一端所接的电压VPL从一般正常操作模式下的操作电压Vcca一半的定值，改为随着时钟信号CLKref而改变，也就是电压VPL会从0V与Vcca一半(此时实际上系为Vccext的一半)其中的一值随着时钟信号CLKref切换。因为在睡眠模式下，以能节省耗费功率为主，并不需要通过提供VPL改善操作的效率。而用以作为对位线充电的VEQ值，也随着时钟信号CLKref切换为0V或Vcca值一半其中之一。
这样的结构，若是在低电压下操作，会有显著的成效。例如，假设此系统切换到睡眠模式的时间t1时，电容器C所储存的电荷为Q1＝C×(1.5V-0V)×k＝C×1.5×k，与原先的C×0.8×k高出许多，此时就不会有检测放大装置120无法检测到所储存数据的疑虑。另外，如图5所示，在同样的时间t1，正常模式与本实施例的Sleep模式所储存的电荷，有明显的差别。
当然，本实施例中的调整电容器的一端所接的电压VPL值与对位线充电的VEQ值，也是用在非低电压操作的情形，只是效果没有低电压操作时显著。
在本发明的运用单一晶体管的静态随机存取存储器(1-T SRAM)结构，可有效地保存DRAM存储单元所储存的数据而不至于流失。另外，根据本发明的SRAM结构，可在低电压情形下操作，仍可维持DRAM存储单元所储存的数据，并可降低整个SRAM结构操作所消耗的功率。
虽然本发明已以一优选实施例披露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应以后附的权利要求限定。