图像显示面板和图像显示装置 【技术领域】
本发明涉及一种图像显示装置和图像显示面板，其中在驱动电路中应用所谓的点时序(point sequential)时钟驱动系统。
背景技术
图1和图2是图像显示面板结构的实例的方框图，其中应用点时序时钟驱动系统。
如图1和图2所示，图像显示面板1A和1B包括：像素以矩阵方式排列的像素部分2，以及垂直驱动电路(V.DRV)3，水平驱动电路(H.DRV)4和预充电电路(P.CHG)5，作为连接到像素部分2的各个电路。
例如，像素部分2采用液晶单元作为图像的显示元件(像素)。每个液晶单元设置有液晶元件和薄膜晶体管(TFT)，当显示时，薄膜晶体管被导通，以便提供到液晶元件的一个电极(像素电极)的视频信号SP。虽然没有特别示出，但每行(一条显示线)上的TFT的栅极连接到栅极线，并且每一列上地TFT的源极和漏极中的任何一个连接到数据线。当显示图像时，垂直驱动电路(V.DRV)3扫描(每一个预定时间顺序驱动)栅极线，并且在栅极线驱动时间(水平扫描周期)内，水平驱动电路(H.DRV)4点时序地将一条显示线数量的显示数据提供到数据线(水平扫描)。通过合并水平扫描和垂直扫描，就在像素部分2上显示一个屏的图像。
在点时序时钟驱动系统中，通过水平时钟控制水平驱动。
在图1所示的结构实例中，在面板之中的时钟产生部分6根据具有从外界输入的彼此反相的水平时钟HCK和HCKX，产生具有更小占空比的脉冲宽度和彼此反相的水平时钟(此后，称为驱动时钟)DCK1和DCK2和它们的反转的驱动时钟DCK1X和DCK2X。当水平驱动电路(H.DRV)4从外界或从时钟发生部分6接收水平启动脉冲(HST：未示出)时，它就通过内置的由输入具有彼此反相的水平时钟HCK和HGKX驱动的移位寄存器来移位水平启动脉冲(HST)，根据移位的脉冲提取驱动时钟DCK1和DCK2，并产生用于驱动数据取样开关(HSW)的驱动脉冲。虽然没有特别说明，但数据取样开关(HSW)被提供到水平驱动电路(H.DRV)4的输出级或像素部分2的视频信号输入部分，并通过水平驱动脉冲点时序地取样输入的视频信号。应当注意，在图1中，根据需要设置时钟缓冲电路7。在此情况下，时钟缓冲电路7通过使用水平时钟HCKX来调整水平时钟HCK，通过使用驱动时钟DCK1X来调整驱动时钟DCK1，通过使用驱动时钟DCK2X来调整驱动时钟DK2，并且输出调整的驱动时钟DCK1和DCK2。此外，时钟缓冲电路7将不同时钟的电压电平转换为适合于面板驱动的电压。
另一方面，在图2所示的结构实例中，水平时钟HCK和它的反转时钟HCKX、驱动时钟DCK1和DCK2以及它们用于驱动水平驱动电路(H.DRV)4的反转驱动时钟DCK1X和DCK2X都从面板之外提供。
注意，图2中省略了用于驱动垂直驱动电路(V.DRV)3的启动脉冲和时钟。同样，在此情况下，根据需要设置如图1中所示的具有相同功能的时钟缓冲电路7。
在点时序驱动系统的图像显示装置中，在输入一个信道视频信号SP的情况下，特别地当随着清晰度变得更高、水平方向上的像素数量增加时，在有限的水平扫描周期(1H周期)之内，确保对所有的像素成功取样的足够的取样时间会变得困难。
因此，如图13所示，众所周知，为了确保用于一个像素的足够的取样时间，在对应于水平方向上的M个像素的M个取样开关的单元中并列地输入M信道图像信号SP(M是二的整数或更大的整数)的M相驱动系统，每次一个单元接一个取样脉冲DP奇或DP偶地驱动M个取样开关HSW，以至在M像素单元中进行连续写入。
这里，下面将由水平方向上连接到M条数据线(例如，通常为偶数，6或12)的像素组构成的像素显示单元称为“区段”，每次将视频信号提供到该像素显示单元。
在上述的像素水平驱动方法中，通过从具有彼此反相并且比水平时钟HCK和HKCX的占空比更小占空比的驱动时钟DCK1和DCK2中提取脉冲来产生作为数据取样脉冲的驱动脉冲DP奇和DP偶。在驱动具有彼此反相的驱动时钟的情况下，奇数扇区，即(2N-1)(N是自然数)和偶数扇区即2N之一，由从驱动时钟DCK1提取的驱动脉冲加以驱动，并且由从驱动时钟DCK2提取的驱动脉冲来驱动其它扇区。在图13中，驱动奇数扇区的驱动脉冲由DP奇表示，并且驱动偶数扇区的驱动脉冲由DP偶表示。
利用具有彼此反相的驱动时钟DCK1和DCK2的原因在于能够在每一个时钟周期内进行两次取样，以致从水平驱动频率中就可以将取样频率加倍。
同样，使驱动时钟DCK1和DCK2的占空比更小的原因在于确保由取样脉冲的重叠和各个脉冲的相偏差(漂移)而导致在显示屏上虚像的容限(a marginfor a ghost)，以便防止由此产生的图像质量的劣化。下面，将解释图像质量劣化的原因。
图14A-图14D是在采用不是从驱动脉冲中而是从水平时钟HCK和HCKX中提取的脉冲用于数据取样情况下的信号波形。
如图14A-图14C中所示，因为从水平时钟HCK和HCKX产生到提取脉冲期间由于连线电阻和寄生电容导致在时钟脉冲形状上或多或少地产生圆度，所以拖尾形状就会或多或少地在提取的脉冲Vh1-Vh3中出现。结果，就在取样脉冲Vh1和Vh2之间以及取样脉冲Vh2和Vh3之间产生波形重叠。
通常，在水平取样开关HSW导通的时刻，如图14D所示，因提供视频信号的视频线和数据线的电势关系，就会或多或少地通过连接电容在视频线上产生感应的噪声IDN。
在这种情况下，当取样脉冲Vh1和Vh2或Vh2和Vh3如上解释地重叠时，通过下一个扇区的取样开关HSW导通而产生的感应噪声IND就与取样周期重叠并且不利于保持。结果，保持的电势，即在取样之后的像素数据的电势就会变得不均匀并使图像质量劣化。
并入在面板中的各种电路的有源元件由TFT组成，该TFT与像素部分2的TFT形成在相同衬底上。与体晶体管相比，这种TFT具有更大的特性波动，并且该特性通过老化和其它热处理易于改变。当TFT的特性变化时，特别会使通过数据取样开关HSW所进行的取样定时偏离。取样定时的偏差就会导致所谓的“重像(ghost)”，即从正确的图像位置偏离确定点而产生的不希望的图像与显示屏上的正确图像相重叠。
图15A-图15C是当出现重像时的信号时序，并且图15D示出了显示屏。
图15A示出了在划分为M扇区的视频信号之中的第(N+1)个扇区之中的视频信号Sig(N+1)。通常，因延迟效应视频信号的脉冲或多或少会失真，例如拖尾形状。图15C示出了失真的视频信号的取样脉冲Vh(N+1)，以及图15B示出了N扇区中的取样脉冲Nh(N)，N扇区是之前的一个扇区。在图15B和图15C中，虚线表示初始状态下的脉冲，实线表示在老化漂移等之后的脉冲。当假定在取样脉冲的上升取样视频信号并一直到下降，取样在(N+1)扇区中的视频信号Sig(N+1)并且通过脉冲的漂移而保持到N扇区和(N+1)扇区，此外，以中间灰度色彩(灰度)的水平出现在显示屏上。
这里，虚像容限通常为聚焦扇区和作为它的重像影响的脉冲扇区之间的距离并由这两者之间的扇区数量表示。在图15中的实例中，在相邻扇区中出现重像，以致虚像容限为0(单位为扇区)。
通过不从水平时钟自身中而从水平时钟产生的具有更小占空比的驱动时钟中提取脉冲来产生取样脉冲，不用提高水平驱动的频率，就可以增加上述解释的脉冲波形的重叠和虚像容限。通过采用四个时钟HCK、HCKX、DCK1和DCK2并提供例如6相或12相视频信号的技术，图1和图2中所示的图像显示面板就实现了高清晰图像显示。
随着图像显示面板的种类的增加和成本的降低，就必须使通用元件的成本降低。
例如，为了进行视频信号的M相驱动，已经开发了一种通用的取样保持IC，其中并入了M个(例如6个)取样保持电路，按照由水平驱动电路的定时控制信号控制的定时，将输入视频信号SP划分为M个输出，并且当定时为所有的M个输出都已就绪时，一次输出M个信号Sig1-SigM。此外，更详细地说已经开发出了一种方法，其中常规通过12-点同时取样来驱动的扩展图案阵列(XGA)显示标准面板以与在超级视频图案阵列(SVGA)显示标准面板中相同的方式通过6-点同时取样进行驱动。由于此原因，在12-点同时取样中，对于每个RGB所需的两个取样保持IC通过6-点同时取样则对于每个就要求一个，即对于这种数量来讲，数量上减少了一半并降低了成本。
当实现其水平像素是常规通过使用视频信号驱动电路对M个同时取样的电路所用的面板的水平像素的K倍(K是2或更大数的整数)的面板时，取样脉冲的宽度必须只采用1/K。就是说，在上述实例中，为了通过使用一个能够进行6-点同时取样的SVGA取样保持IC实现XGA面板的水平驱动，驱动脉冲DP奇和DP偶的宽度就必须为1/2。
在此约束下，为了实现确保上述非重叠取样和虚像容限，在上述实例中的驱动脉冲就变为具有例如30-45纳秒(nsec)左右宽度的窄脉冲。与通过使用两个取样保持IC来实现12-点同时取样的常规XGA面板中的150nsec驱动脉冲宽度相比，这种脉冲宽度就非常窄。下面，将使用例如具有50nsec或更小宽度脉冲的面板驱动称为“窄脉冲驱动”。
在通过窄脉冲驱动来驱动的XGA 面板中会产生一种现象：取样保持IC的每个取样点阵数的垂直条图案即每6个点会出现在显示屏上。通常能观察到这种现象，众所周知，这是由两个取样保持IC的特性差异引起的。然而，很显然，因为在此设置一个取样保持IC，所以IC的特性差异就不会产生这种现象。
【发明内容】
本发明的一个目的是提供一种图像显示装置和能够在它的显示屏上防止垂直条图案的窄脉冲驱动的图像显示面板。
本发明者分析了在显示屏上出现上述解释的每6-点的垂直条图案的现象的原因，结果，发现了当将视频信号提供到面板的奇数扇区而用于确定取样时间的驱动脉冲DP奇和当将视频信号提供到偶数扇区而用于确定取样时间的驱动脉冲DP偶的脉冲宽度之间存在微小差异。通过从驱动时钟中提取脉冲而产生驱动脉冲DP奇和DP偶，并且在时钟发生电路6或时钟缓冲电路7中通过具有对称布局的电路和元件来产生驱动时钟。同样，在驱动电路4中，具有尽能对称形成的连线布局。本发明者发现从到达面板的驱动时钟的输入到第一电路的连线上的传输期间会产生脉冲宽度的微小差异。
根据上述分析就产生了本发明，并且本发明具有以下特征。
根据本发明的第一方面，提供一种图像显示面板，包括：像素以矩阵方式排列的像素部分；驱动电路，连接到由所述像素部分的每一列中的所述像素共享的每条数据线，用于根据输入的多个时钟来控制将输入到该数据线的视频信号的供应；多个输入焊盘，用于输入所述多个时钟；以及时钟输入电路，连接在所述输入焊盘和所述驱动电路之间，其中从所述多个输入焊盘到所述时钟输入电路的连线电阻设置为与多个时钟之间的连线电阻近似相等。
根据本发明的第二方面，提供一种图像显示面板，包括：像素以矩阵方式排列的像素部分；驱动电路，连接到由所述像素部分的每一列中的所述像素共享的每条数据线，用于控制将输入到该数据线的视频信号的供应；以及多个输入焊盘，用于输入驱动所述驱动电路的所述多个时钟，其中从所述多个输入焊盘到所述驱动电路的连线电阻设置为与多个时钟之间的连线电阻近似相等。
根据本发明的第一方面，提供一种图像显示装置，包括：图像显示面板，具有像素以矩阵方式排列的像素部分；驱动电路，连接到由所述像素部分的每一列中的所述像素共享的每条数据线，用于控制将输入到该数据线的视频信号的供应；以及时钟输入电路，用于接收作为输入来驱动该驱动电路的多个时钟，并输出到驱动电路；以及时钟发生电路，用于产生所述多个时钟，其中从所述图像显示面板外部的所述时钟发生电路的输出到所述图像显示面板内部的时钟输入电路的连线电阻设置为与多个时钟之间的连线电阻近似相等。
根据本发明的第二方面，提供一种图像显示装置，包括：图像显示面板，具有像素以矩阵方式排列的像素部分，驱动电路，连接到由所述像素部分的每一列中的所述像素共享的每条数据线，用于控制将输入到该数据线的视频信号的供应；以及时钟发生电路，用于产生所述多个时钟，其中从所述图像显示面板外部的所述时钟发生电路的输出到所述图像显示面板内部的驱动电路的连线电阻设置为与多个时钟之间的连线电阻近似相等。
在本发明的图像显示面板中，从面板的外部通过输入焊盘将多个时钟输入到时钟输入电路或驱动电路。在本发明中，由于连线电阻设置为与从输入焊盘到将多个时钟输入到时钟发生电路或驱动电路的连线电阻近似相等，所以输入到驱动电路的时钟相位就变成与设计时的期望值近似相等。由于通过使用没有延迟的多个时钟来驱动所述驱动电路，所以提供到数据线的输入视频信号的定时就变成与设计时的期望值近似相等。因此，即使当取样时间缩短时，在提供到数据线之后的视频信号的数据就与取样之前的瞬时数据几乎匹配。此外，部分数据不会错误地被取样也不会被提供到相邻的数据线。
在本发明的图像显示装置中，当时钟发生电路设置在面板之外时，从时钟电路到面板之内的第一电路(时钟输入电路或驱动电路)的连线电阻设置为多个时钟之间近似相等的连线电阻，因此视频信号的数据就提供到相应的数据线，而不会错误地被取样。
【附图说明】
本发明的这些和其它目的和特征将从以下参照附图给出的优选实施例的描述中变得更加清楚，其中：
图1是在本发明实施例中和相关技术中通常采用的点时序时钟驱动系统图像显示面板的第一结构的方框图；
图2是在本发明实施例中和相关技术中通常采用的点时序时钟驱动系统图像显示面板的第二结构的方框图；
图3A-图3C是没有应用本发明时在三个连续扇区中的驱动脉冲的波形图，图3D是在视频信号的供应线中保持电势的简图，以及图3E是显示屏上的垂直条(粗线)的说明图；
图4是在本发明的实施例中的点时序时钟驱动系统液晶显示器面板的电路图；
图5A-图5D是四个连续扇区中的驱动脉冲的波形图，以及图5E是提供视频信号的一部分的详细电路图；
图6A-图6K是各种时钟或脉冲的时序图；
图7是时钟发生电路的电路图；
图8是时钟缓冲电路的电路图；
图9是面板的从输入焊盘到时钟缓冲电路的驱动时钟的布线图；
图10是作为比较实施例的相关技术的面板中从输入焊盘到时钟缓冲电路的驱动时钟的布线图；
图11A和图11B是相关技术的在12相驱动XGA面板中的驱动脉冲的波形，以及图11C是提供视频信号的一部分的电路图；
图12A-图12C是没有使用本发明时在三个连续扇区中的驱动脉冲的波形图，图12D是在视频信号的供应线中保持电势的简图，以及图12E是显示屏图；
图13是M相驱动系统的说明图；
图14A-图14C是当脉冲之间出现重叠时的脉冲波形图，图14D是此时视频线的电势的简图；以及
图15A-图15C是当出现重像时的信号的时序图，以及图15D是此时的显示屏图。
【具体实施方式】
首先，将解释上述分析证明的现象的原因，即在奇数扇区中的驱动脉冲DP奇的脉冲宽度和偶数扇区中驱动脉冲DP偶的脉冲宽度的差异出现垂直条。
图3A和图3B是奇数(2N-1)扇区、偶数(2N)扇区和随后的奇数(2N+1)扇区中的驱动脉冲的波形图。同样，图3D是视频信号的提供线中的保持电势的简图，以及图3E是显示屏上的垂直条(粗线)的解释性视图。
如上所述，每次驱动脉冲出现时，感应噪声IDN都重叠在视频信号的供应线上，并且电势因噪声而变化并根据连线电阻和寄生电容的数值及时返回到初始电势水平。这里，假定奇数扇区中的驱动脉冲宽度T1大于偶数扇区中的驱动脉冲宽度T2。当脉冲宽度相对长例如150nsec时，感应噪声IDN并不会影响由驱动脉冲的下降而调整的保持电势VH。然而，如图3D所示，当脉冲宽度变到50nsec或更短时，返回到初始电势水平的取样电势的过程就会重叠在驱动脉冲的上升定时。因此，因脉冲宽度的差异，就会在保持电势VH中出现微小的差异ΔVH。即使电势差ΔVH小，在6-点同时取样过程中每6个点的像素信号的基电势上也会出现偏移，而且，这会重复出现为整个屏的垂直条图案，因此公认为如图3E中所示的粗线。
本实施例能够防止粗线，并且将在下面参照附图详细地解释作为有源矩阵型液晶显示器面板的一个实例的本实施例。
图1和图2中共同示出了液晶显示器面板的完整方框图。注意，在图1中所示的液晶显示器面板1A中，本发明的“时钟输入电路”的一个实施例，当时钟缓冲电路7存在时，由时钟缓冲电路7构成；当时钟缓冲电路7不存在时，由时钟发生电路6构成。同样，在图2中所示的液晶显示器面板中，当时钟缓冲电路7存在时，它构成本发明的“时钟输入电路”的一个实施例。
图4是点时序时钟驱动系统液晶显示器面板的结构实例的电路图。图5E是用于提供视频信号的一部分的详细电路图。同样，图6A-图6K是各种时钟和脉冲的时序图。注意，图5A-图5D也是类似于图6A-图6K的驱动脉冲的四个扇区的波形。
图4示出了在4线乘4个扇区的像素排列情况下的简单实例。这里，“扇区”表示在M相驱动方法中一次将视频信号提供到的每条线中的连续M个像素组。例如，在6相驱动XGA面板的情况下，M＝6。
在图4中，矩阵排列的4线乘4扇区中的每个像素11包括：薄膜晶体管TFT，液晶单元LC，其中像素电极连接到薄膜晶体管TFT的源极和漏极之一；以及保持电容Cs，其中一个电极连接到源极或漏极。对于每个像素11，沿每一列的像素排列方向设置信号线(数据线)12-1至12-4，沿每一行的像素排列方向设置栅极线13-1至13-4。
在每个像素11中，薄膜晶体管TFT的源极(或漏极)分别连接到对应的每一条数据线12-1至12-4。薄膜晶体管TFT的栅极分别连接到每一个栅极线13-1至13-4。液晶单元LC的反向电极和保持电容Cs的其它电极共同连接到各个像素之间的Cs线14。给Cs线14一个预定方向电流的电压作为公用电压Vcom。
从上述描述中，像素部分2构成为：矩阵排列的像素11，每一列中设置连接到像素的数据线12-1至12-4，以及每一行中的连接到像素11的栅极线13-1至13-4。在像素部分2中，每个栅极线13-1至13-4的一个端子连接到垂直驱动电路3的每一条线的输出端子。
垂直驱动电路3在垂直方向上(列方向)每一场周期进行扫描，并且连续地选择出连接到一条线的单元中的栅极线13-1至13-4的像素11。就是说，当垂直扫描脉冲Vg1从垂直驱动电路3提供到栅极线13-1时，就选择出各列的第一线上的像素，而当垂直扫描脉冲Vg2提供到栅极线13-2时，就选择出各列的第二线上的像素。在相同的方式下，此后，垂直扫描脉冲Vg3和Vg4连续提供到栅极线13-3和13-4。
在像素部分2的列方向上的一侧上排列水平驱动电路4。同样，设置时钟发生部分(定时发生器)6，用于将各种时钟信号提供到垂直驱动电路3和水平驱动电路4。时钟发生电路6产生用于指示启动垂直扫描的垂直启动脉冲VST和彼此反相的垂直时钟VCK和VCKX，作为垂直扫描的参考值。同样，如图6A-图6C所示，时钟发生电路6产生水平启动脉冲HST和彼此反相的水平时钟HCK和HCKX，作为水平扫描的参考值。
如图6D和图6E所示，时钟发生电路6还产生与水平时钟HCK和HCKX相比具有相同周期和较小占空比的彼此反相的驱动时钟DCK1和DCK2。这里，占空比是在一个脉冲波形中的脉冲宽度与脉冲重复周期之比。
水平驱动电路4用于对每一扇区在1H(H是水平扫描周期)之内对输入视频信号SP连续取样，并将数据写入到由垂直驱动电路3在一条线的单元中选择出的每个像素11，其中在本实施例中使用时钟驱动方法，并包括移位寄存器21、时钟提取开关组22和取样开关组23。
移位寄存器21包括对应于像素部分2的扇区(在本实施例中四个扇区)的四个移位寄存器单元(S/R)21-1至21-4，并且当提供水平启动脉冲HST时，彼此反相的水平时钟HCK和HCKX同步地执行移位操作。结果是如图6F-图6H所示，从移位寄存器21的移位寄存器单元21-1至21-4中连续地输出具有与水平时钟HCK和HCKX的周期相同脉冲宽度的时钟脉冲CP1-CP4(附图中示出了CP1-CP3)。
时钟提取开关组22包括对应于像素部分2的扇区的四个开关22-1至22-4，其中开关22-1至22-4的各个端子可替换地连接到时钟线24-1至24-2，用于转换来自时钟发生电路6中的驱动时钟DCK1和DCK2。就是说，开关22-1和22-3的一个端子连接到时钟线24-1，并且开关22-2到22-4的一个端子连接到时钟线24-2。
时钟提取开关组22的开关22-1至22-4给出从移位寄存器21的移位寄存器单元21-1至21-4连续输出的时钟脉冲CP1-CP4。随后，时钟提取开关组22的开关22-1至22-4响应输入时钟脉冲CP1-CP4相继变成导通状态，并且可选择地从彼此反相的驱动脉冲DCK1和DCK2中提取脉冲。提取的脉冲成为驱动脉冲。
如图5E中所示，视频信号SP的供应线25由M条连线组成，此处为6，并且它们的一个端子连接到作为视频信号驱动电路的取样保持电路(S/H)26。
视频信号SP的6条供应线25通过为每个扇区(6-点)重复被连接到像素部分2的数据线。取样开关组23设置在数据线的连接线和视频信号SP的供应线25的中央，并连接到对应于像素部分2的像素列的4×M个的水平数据取样开关HSW。将通过时钟提取开关组22的开关22-1至22-4提取的驱动脉冲给于水平数据取样开关HSW的控制端子。这里，在奇数扇区中的数据取样脉冲表示为DP奇或DP1、DP3、...而在偶数扇区中的数据取样脉冲表示为DP偶或DP2、DP4、...。
如图5E中所示，形成连线结构，对于每个扇区，驱动脉冲同时提供到6个水平数据取样开关HSW。因此，由通过取样保持电路26来一次取样通过将视频信号SP划分到6条连线25而获得的6个视频信号Sig1-Sig6，并且一次将其次提供到像素部分2的相应扇区(6-点)。
在根据如上所述结构的本发明的水平驱动电路4中，不采用从移位寄存器21中连续输出的时钟脉冲CP1-CP4作为取样脉冲，但是，采用通过可替换地从彼此反相且占空比小的驱动时钟DCK2和DCK1中提取的脉冲而获得的脉冲(驱动脉冲)DP1-DP4作为水平数据的取样脉冲。结果，就防止了取样脉冲的重复，确保了必须的虚像容限。
图7是时钟发生部分的电路结构的实施例图，以及图8是时钟缓冲电路结构的实例。
图7中所示的时钟发生部分6是用于从面板的输入焊盘PADh和PADhx(参照图4)接收作为输入的水平脉冲HCK和HCKX并根据其产生驱动时钟DCK1和DCK2的电路。
在时钟发生电路6中，当粗略划分时，驱动时钟DCK1的发生系统和驱动时钟DCK2的发生系统均包括：电平转换器(LVL)6A1(或6A2)、输入缓冲器部分6B、用于改变占空比的延迟部分6C和输出缓冲器部分6D。
电平转换器6A是一个用于将输入水平时钟HCK和HCKX的电压电平例如0V至3V或0V至5V转换为驱动面板的电压电平例如0V(或小于OV并大于-1V)至15V左右的电路。在电平转换之后，驱动时钟DCK1系统侧的电平转换器6A1输出水平时钟HCK。同样，在电平转换之后，驱动时钟DCK2系统侧的电平转换器6A2输出反相的水平时钟HCKX。因此，在电平转换器之后通过各级的时钟信号就已经彼此反相。
在驱动时钟DCK1和DCK2的每个系统中，输入缓冲器部分6B包括偶数个反相器61。
在驱动时钟DCK1和DCK2的每个系统中，延迟部分6C包括延迟元件，例如反相器62，延迟元件的数量由用于获得对应于所需占空比的延迟量的需要而定。当延迟元件为反相器时，其数量为偶数。
在驱动时钟DCK1和DCK2的每个系统中，输出缓冲器部分6D包括两个输入NAND栅极63和奇数个反相器64。NAND栅极63的一个输入接收作为延迟的水平时钟HCK或HCKX的一个输入，并且另一个输入接收作为被延迟之前的水平时钟HCK或HCKX的一个输入。根据延迟量，NAND栅极63输出具有比初始水平时钟脉冲的占空比更大的占空比的脉冲，并且通过反相相同的脉冲、产生具有比初始水平时钟脉冲的脉冲宽度更小的脉冲宽度的驱动时钟DCK1或DCK2。
注意，在说明的实施例中的时钟发生部分6中，通过在驱动时钟DCK1或DCK2的系统之间设置锁存电路65来获得同步。锁存电路65设置到图7中的输入缓冲器部分6B，但是，它可以设置在其它位置，例如输出缓冲器部分6D。
图8中所示的时钟缓冲电路7是一个电路，主要用于执行电平转换，其可以与如图2中所示的水平驱动电路(H.DRV)4相独立地进行设置，或者它可以设置到水平驱动电路4的时钟输入部分。
在用于产生驱动时钟DCK1的系统和用于产生驱动时钟DCK2的系统的每个系统中，时钟缓冲电路7包括：电平转换器7A1(或7A2)和输出缓冲器部分7B。电平转换器7A1和7A2具有与图7中所示的电平转换器相同功能。在每个系统中，输出缓冲器部分7B包括偶数个反相器71。最后级的反相器在电平转换之后输出驱动时钟DCK1或DCK2。
以上解释的时钟发生部分6和时钟缓冲电路7分别具有相同的用于校正占空比的两个电平转换器即6A1和6A2(或7A1和7A2)，并根据两个彼此反相的输入时钟，产生具有窄脉冲的、将作为奇数扇区中的取样脉冲的驱动时钟DCK2，并产生具有窄脉冲的、将作为偶数扇区中的取样脉冲的驱动时钟DCK1。在这些电路之中，通过在每个系统中适当地设置锁存电路并具有相同的电路以成为对称布局，就可以将奇数扇区和偶数扇区之间的占空偏差，即窄脉冲(取样脉冲)的宽度差异抑制到不会引起任何问题的水平。
在本实施例中，除了防止时钟发生部分6和时钟缓冲电路7之中的占空偏差之外，还防止了从时钟的输入焊盘到电路的连线中的占空偏差。
图9是设置输入到时钟缓冲电路7的驱动时钟DCK1、DCK1X、DCK2和DCK2X的布线图。同样，在图10中，示出了作为比较实例的相关技术的面板中的驱动时钟的连线。
通常，由于LCD面板的时钟信道具有电阻和寄生电容，所以每个输入时钟的上升和下降与LCD面板之内的形状不同。因此，如图10中所示，当通过保留相同宽度来设置从驱动时钟DCK1的输入焊盘PADd1到达电平转换器(LVL)7A1的连线Ld1、从驱动时钟DCK1X的输入焊盘PADd1x到达电平转换器7A1的连线Ld1x、从驱动时钟DCK2的输入焊盘PADd2到达电平转换器7A2的连线Ld2以及从驱动时钟DCK2X的输入焊盘PADd2x到达电平转换器7A2的连线Ld2x时，在某种情况下，因为与具有低输入连线电阻的脉冲相比，具有高输入电阻的脉冲在直接达到电平转换器之前上升或下降更慢，所以每个时钟的脉冲宽度就会变宽到大约2nsec左右。当脉冲作为驱动时钟DCK1和DCK2时，直接在电平移位器之前具有不同占空的脉冲在电平转换之后就通过电平转换器7A1和7A2和反相器71输入到图4中所示的水平驱动电路4。
在水平驱动电路4中，当维持最初在输入焊盘侧上升的2nsec左右的占空比差时，提取脉冲，并且由此获得的驱动脉冲DP的脉冲宽度就变成在偶数扇区和奇数扇区之间2nsec左右的差值。
例如，如图11A和图11B中所示，在图11C中所示的12相驱动XGA面板中，驱动脉冲DP奇和DP偶的宽度T相对为150nsec左右的长度。因此，在2nsec左右的占空比差值的取样保持电势VH中，脉冲宽度不会产生更大的差异，为了防止条(粗线)的均匀改进信号PsigG的容限电压在1.0V左右，并且在取样周期(6-点)中显示屏上就不会出现条图案。
然而，当在6相驱动XGA面板中采用具有30-45nsec左右宽度的窄宽度脉冲时，2nsec左右的占空差值就会因窄脉冲宽度而显著地出现保持电势VH的差值。因此，均匀改进信号PsigG的容限电压就减少为0.2V左右，并且在取样周期内条图案容易出现在显示屏上。
这里，均匀改进信号PsigG是通过将电势调节为最佳值来调节奇数扇区和偶数扇区之间的到达保持电压的差值的信号。当信号PsigG的容限电压变小时，就易于出现条图案，虽然当它变大时，条图案几乎不出现，但是如上所述在窄脉冲驱动中容限电压就会变得更小。
在本实施例中，如图9中所示，起自驱动时钟DCK1、DCK1X、DCK2和DCK2X的输入焊盘的输入连线Ld1、Ld1x、Ld2和Ld2x的电阻被做成与时钟之间的电阻相同，以致输入连线电阻就近似相等。例如，在通过一次形成相同叠置级别的导电层来形成这些驱动时钟连线的情况下，当其薄层电阻相同时，优化宽度和长度，并且将每条连线的电阻做成与四个驱动时钟的电阻近似相等。当采用具有不同薄层电阻的导电层时，考虑到上述而调整每条连线的宽度和长度以使电阻相同。
结果，输入到电平转换器的驱动时钟DCK1、DCK1X、DCK2和DCK2X就变成具有相同占空比的时钟。因此，如图12A-图12C中所示，通过从它们之中提取脉冲而产生的驱动脉冲DP就变成在奇数扇区和偶数扇区之间没有占空差异的脉冲，就是说，脉冲具有相同宽度(T1＝T2)。因此，如图12D中所示，由于取样脉冲宽度的占空差异而导致的保持电势差ΔVH就不会出现也不会变得小到可以忽略它。同样，均匀改进信号PsigG的容限电压就会变大。
根据上述结果，在通过采用30-45nsec左右的窄取样脉冲的水平扫描而显示的屏上例如6相驱动XGA面板上，在取样周期内就不会出现加图12E所示的条图案。
注意，在上述解释中，起自驱动时钟DCK1等的输入焊盘的输入连线的电阻是统一的，所述驱动时钟DCK1等是从电平转换器的外部输入到屏显示面板，但是，在相同方式下，更优选地是采用相同方式使水平时钟HCK和HCKX的输入连线电阻统一化。水平时钟HCK和HCKX并不调节取样脉冲宽度，并与取样定时相关，并且通过使输入连线电阻统一，就可以提高取样操作的精度。
同样，在水平驱动电路4的输入级提供电平转换器的情况下，在时钟之间就可以使从时钟输入焊盘到水平驱动电路4的时钟的电阻(和寄生电容)保持一致。
在图像显示装置中，当必要的时钟被从外部给予到面板时，更加优选地，除了如上所述使面板之内的连线电阻一致之外，还要使时钟之间的从用于产生时钟的面板之外的电路到面板的输入焊盘的连线电阻变得一致，该用于产生时钟的面板之外的电路例如形成在图像显示装置体之中的电路衬底上。因为不能完全防止条图案，所以这是必须的，除非在不同于面板的部分上，抑制了时钟的占空差异，在面板之外产生驱动时钟时尤其如此。
此外，特别是在仅通过使具有高频时钟的连线中的连线电阻一致不能完全防止占空差异的情况下，考虑连线的材料和它周围的绝缘层、连线面积和因电势关系等的差异造成的寄生电容就可以设计出连线，连线周围是导电层。
在应用于液晶显示器装置的情况下进行了上述解释，该液晶显示器装置与如下的模拟接口驱动电路安装在一起，该模拟接口驱动电路用于通过接收模拟视频信号并且对相同视频信号取样来点时序地驱动各个像素，但是本发明可以应用于与如下数字接口驱动电路安装在一起的液晶显示设备，该数字接口驱动电路通过接收数字视频信号，将该数字视频信号转换为模拟视频信号并以相同方式取样模拟视频信号来点时序地驱动各个像素。
同样，在上述解释中，在应用于有源矩阵型液晶显示器装置的情况下，使用一个像素一个液晶单元作为一个实例，但本发明不限于应用在液晶显示器装置，而且可以应用于采用例如电致发光(EL)元件作为像素显示元件的那些显示装置。
注意，除了众所周知的1H反相驱动系统和点反相驱动系统之外，本发明还可以应用于作为其它点时序驱动系统，所谓的点-线反相驱动系统，是用于在像素列上的奇数线之外的相邻两线上例如像素之上和之下的两条线上每次写入彼此相反极性的视频信号，以致像素的极性变成为与右侧和左侧的相邻像素的极性相同，并且在承载视频信号之后的像素排列中在像素之上和之下进行反相。
同样，图像显示面板可以是为直接-观察-型之外的每个RGB而提供的投影型液晶面板(在液晶投影仪之内的图像显示面板)。
根据本发明，就可以防止图像显示装置的显示屏和窄脉冲驱动的图像显示面板上的垂直条图案。
上述解释的实施例是为了更加容易地理解本发明，并不限制本发明。因此，在上述实施例中公开的各个元件包括所有在设计中的修改和等同元件都属于本发明的技术领域。