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1、10申请公布号CN104051326A43申请公布日20140917CN104051326A21申请号201310331662222申请日2013080161/776,90620130312US13/867,90520130422USH01L21/76820060171申请人旺宏电子股份有限公司地址中国台湾新竹科学工业园区力行路16号72发明人陈士弘74专利代理机构中科专利商标代理有限责任公司11021代理人任岩54发明名称在衬底不同深度有接触着陆区的装置的形成方法及3D结构57摘要本发明公开了一种在衬底不同深度有接触着陆区的装置的形成方法及3D结构，该3D结构是使用上述方法所制造，包括在不同。
2、深度的有源层的一叠层，此叠层具有多个接触着陆区于一接触区开口内个别的有源层上。多个层间导体各包括于接触区开口内延伸至一接触着陆区的一第一部分，和在高于最上方的有源层处部分地落在接触区开口外的一第二部分。第一部分具有名义上相等于接触区开口的横向尺寸的一横向尺寸Y1，第二部分具有大于接触区开口的横向尺寸的一横向尺寸Y2。有源层可为一3D存储器装置的位线或字线、或集成电路中的其他有源层。30优先权数据51INTCL权利要求书2页说明书12页附图25页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书12页附图25页10申请公布号CN104051326ACN104051326A1/2。
3、页21一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置，该方法包括形成图案化的一第一掩模层在该衬底上，该第一掩模层包括一接触区开口于该衬底上；形成一第二掩模层于该第一掩模层上方，该第二掩模层填充该接触区开口；使用图案化的一第三掩模层于该接触区开口中定义一起始通孔位置；在该起始通孔位置穿过该第二掩模层地刻蚀一通孔；以及通过反复地透过该通孔往该衬底刻蚀一段深度上的增加量和缩减该第二掩模层以扩大该通孔，在该衬底中于多个深度形成多个接触着陆区。2根据权利要求1所述的方法，其中该接触区开口具有一纵向尺寸和一横向尺寸，且该方法包括形成多个层间导体，这些层间导体具有一第一部分和一第二部分，该第一部分。
4、于该接触区开口中穿过该第一掩模层并延伸至这些接触着陆区中对应的一个，该第二部分高于该第一掩模层，该第一部分具有一横向尺寸Y1，该横向尺寸Y1等于该接触区开口的该横向尺寸，且该第二部分具有一横向尺寸Y2，该横向尺寸Y2大于该接触区开口的该横向尺寸。3根据权利要求1所述的方法，包括形成一绝缘层，该绝缘层填充该接触区开口，且该绝缘层在该衬底上方于该接触区开口外具有一深度；使用一图案化导体掩模，在层间导体的位置刻蚀穿过该绝缘层至位于这些深度的这些接触着陆区，以形成多个层间导体通孔；以及以一导电材料填充这些层间导体通孔，以形成多个层间导体。4根据权利要求3所述的方法，其中这些接触着陆区具有多个纵向节距，。
5、且该接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于这些接触着陆区的这些纵向节距的一总和，且YL小于XL；且各该层间导体具有一纵向尺寸XV和一横向尺寸YV，其中XV小于这些接触着陆区的平均纵向节距，XV小于YV，且YV大于YL。5根据权利要求3所述的方法，其中这些接触着陆区具有多个纵向节距，且该接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于这些接触着陆区的这些纵向节距的一总和，且YL小于XL；且这些层间导体具有一第一部分和一第二部分，该第一部分位于该接触区开口中低于该第一掩模层，该第二部分在该第一掩模层中部分地落在该接触区开口之外，该第一部分具有一第一纵向尺寸。
6、X1和一第一横向尺寸Y1，且该第二部分具有一第二纵向尺寸X2和一第二横向尺寸Y2，其中X1小于这些层间导体对应的一着陆区的该纵向节距，Y1等于YL，且Y2大于YL。6一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置，该方法包括于一第一绝缘层的一接触区开口内在该衬底中于多个深度形成多个接触着陆区，其中该接触区开口具有一纵向尺寸和一横向尺寸；形成一刻蚀停止层于该衬底上的这些接触着陆区的上方、该接触区开口的多个侧壁上、和位于上方的一掩模层上；形成一第二绝缘层于该刻蚀停止层上方，该第二绝缘层填充该接触区开口；权利要求书CN104051326A2/2页3定义在该接触区开口中的对应这些接触着陆区的。
7、多个层间导体位置，这些层间导体位置具有大于该接触区开口的该横向尺寸的一横向尺寸，并具有一纵向尺寸；通过使用对该第二绝缘层具有选择性的一工艺，于该刻蚀停止层上方在这些层间导体位置刻蚀穿过该第二绝缘层，并接着在该刻蚀停止层刻蚀多个开口，暴露在这些深度的这些接触着陆区，以形成多个层间导体通孔，并留下至少部分的该刻蚀停止层于侧壁上；以及以一导电材料填充这些层间导体通孔，以形成多个层间导体。7根据权利要求6所述的方法，其中形成这些接触着陆区的步骤包括形成一第二掩模层于该第一绝缘层上方，该第二掩模层填充该接触区开口；在一起始通孔位置穿过该第二掩模层地刻蚀一通孔；以及反复地透过该通孔往该衬底刻蚀一段深度上的。
8、增加量，和缩减该第二掩模层以扩大该通孔。8一种3D结构，该3D结构是使用权利要求1至7中任一项所述方法制造的，包括一叠层，包括多个有源层和多个接触着陆区，这些有源层位于该叠层中对应的多个深度，并包括一最上方的有源层，这些接触着陆区位于个别的这些有源层上；一第一绝缘层，位于该最上方的有源层上方，并具有一接触区开口于这些接触着陆区上方，该接触区开口具有一纵向尺寸和一横向尺寸；一第二绝缘层，位于该第一绝缘层上方，并填充该接触区开口，且该第二绝缘层于该第一绝缘层上方具有一深度；多个层间导体，位于该第二绝缘层中，这些层间导体各具有一第一部分和一第二部分，该第一部分于该接触区开口中穿过该第一掩模层并延伸至。
9、这些接触着陆区中对应的一个，该第二部分在高于该第一绝缘层处部分地落在该接触区开口之外，该第一部分具有一横向尺寸Y1，该横向尺寸Y1等于该接触区开口的该横向尺寸，且该第二部分具有一横向尺寸Y2，该横向尺寸Y2大于该接触区开口的该横向尺寸。9根据权利要求8所述的3D结构，包括材料不同于该第二绝缘层的一层，该层位于这些接触着陆区中这些有源层的侧壁之间。10根据权利要求8所述的3D结构，其中这些接触着陆区具有多个纵向节距，且该接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于这些接触着陆区的这些纵向节距的一总和，且YL小于XL；且各该层间导体具有一纵向尺寸XV，其中XV小于这些接触着陆区。
10、的平均纵向节距，XV小于Y2，且Y2大于YL。11根据权利要求8所述的3D结构，其中这些接触着陆区具有多个纵向节距，且该接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于这些接触着陆区的这些纵向节距的一总和，且YL小于XL。12根据权利要求8所述的3D结构，包括一图案化导体层于这些层间导体的这些第二部分的上方，和多个层间接触点位于这些第二部分和该图案化导体层之间，至少部分的这些层间接触点是设置在该接触区开口上方。权利要求书CN104051326A1/12页4在衬底不同深度有接触着陆区的装置的形成方法及3D结构技术领域0001本发明是有关于三维3DIMENSIONAL，3D集成电路。
11、，提供层间导体INTERLAYERCONDUCTOR至装置中电路的多个平面，特别是用以形成在衬底不同深度具有接触着陆区的装置的方法，和使用该方法所制造出的3D结构。背景技术00023D集成电路包括多个有源层，其中设置有导体元件或半导体元件。3D存储器集成电路包括二维存储单元阵列的叠层。叠层中的有源层可例如包括位线或字线，这些位线或字线必须被连接到外围电路，例如译码器、感测放大器和类似者。在一些配置中，此连接是使用从各有源层延伸至一路由层ROUTINGLAYER的层间导体来达成，路由层例如是位于二维阵列叠层上方的一图案化金属层。图案化金属层可用以在阵列和适当的外围电路之间传递讯号和偏压。类似的讯。
12、号路由结构可用于3D集成电路的其他类型。0003层间导体具有依形成接触的有源层而变化的长度。由于此不同的长度和其他因素，用以实施层间导体的技术可能涉及多个步骤并需要特殊的工艺。可用来达到这个目的的各种技术系叙述于共同申请和共同拥有的专利申请案，包括美国专利第13/049,303、13/114,931、13/240,058、13/735,922、13/736,104号申请案，其各者作为引证文献引述于此，并视为将其内容完全纳入此一说明书中。0004随着有源层的数目增加，包括于层间导体的形成的一些工艺可能变得更加困难。因此，欲提供在有源层数目增加的情况下，支持图案化导体和层间导体在3D集成电路中的形。
13、成的技术。发明内容0005本发明是提供一种3D结构，包括在不同深度的有源层ACTIVELAYER的一叠层；对应的多个接触着陆区CONTACTLANDINGAREA系于一接触区开口CONTACTAREAOPENING中设置在个别的有源层上；多个层间导体INTERLAYERCONDUCTOR在一些实施例中各包括于接触区开口中延伸至一接触着陆区的一第一部分，和在高于最上方的有源层处部分地落在接触区开口外的一第二部分；第一部分具有名义上相等于接触区开口的横向尺寸的一横向尺寸Y1，第二部分具有大于接触区开口的横向尺寸的一横向尺寸Y2；有源层可为一3D存储器装置的位线或字线、集成电路中的其他有源层、或更复。
14、杂的有源层，更复杂的有源层例如是多芯片模块中的叠层芯片。0006本发明还提供一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置。所述实施例中的方法可包括形成图案化的一第一掩模层在衬底上，第一掩模层例如硅氧化物包括一接触区开口于衬底上。一第二掩模层例如旋转涂布的有机介电层ORGANICDIELECTRICLAYER，ODL系形成于第一掩模层上方，第二掩模层填充所述接触区开口。使用图案化的一第三掩模层例如薄SHB，一起始通孔位置可形成于接触区开口中。接着在说明书CN104051326A2/12页5所述的一实施例中，此方法包括在起始通孔位置穿过第二掩模层地刻蚀一通孔，之后通过反复地透过通孔往衬。
15、底刻蚀一段深度上的增加量和缩减TRIM第二掩模层以扩大通孔，在衬底中于多个深度形成接触着陆区。0007本发明还提供另一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置，此方法在一些实施例中包括于一第一绝缘层的一接触区开口内在衬底中于多个深度形成接触着陆区，其中接触区开口具有一纵向尺寸和一横向尺寸。接着，一刻蚀停止层例如硅氮化物系形成于衬底上的接触着陆区的上方、接触区开口的侧壁上、和位于上方的一掩模层上。一第二绝缘层系接着形成于刻蚀停止层上方，此绝缘层填充接触区开口。使用例如一图案化导体掩模CONDUCTORMASK，定义在接触区开口中的对应接触着陆区的多个层间导体位置。层间导体位置具有大。
16、于接触区开口的横向尺寸的一横向尺寸，并具有相称地落在接触着陆区的纵向节距PITCH中的一纵向尺寸。在一所述实施例中的方法，包括通过使用对第二绝缘层具有选择性的一工艺，于刻蚀停止层上方在层间导体位置刻蚀穿过第二绝缘层，并接着在刻蚀停止层刻蚀开口，暴露在所述多个深度的接触着陆区，以形成层间导体通孔，并留下至少部分的刻蚀停止层于侧壁上。接着，可以一导电材料填充层间导体通孔，以形成层间导体。0008这里叙述的技术的其他方面和优点，可参考接下来的图式、实施方式和权利要求范围而得见。附图说明0009图1是一3D反及NAND存储器阵列结构的透视图。为了说明目的，绝缘材料是从图中移除，以暴露出其他更多结构。0。
17、010图2图17绘示形成层间导体于一3D集成电路的一接触区的工艺步骤的一例。0011图2是一3D集成电路的一接触区的剖面图，绘示交替的导电层和绝缘层的一叠层，被一第一材料所覆盖。0012图2A和图2B是图2的结构的侧向剖面图和上视图。0013图3、图3A和图3B绘示图2图2B的结构在形成一沟状接触区开口于第一材料中后的结果。0014图4、图4A和图4B显示图3图3B的结构在沉积一第二材料后的结果。0015图5、图5A和图5B显示图4图4B的结构在沉积一底层BOTTOMLAYER和一第一光刻胶掩模后的结果。0016图6、图6A和图6B绘示图5图5B的结构在移除第一光刻胶掩模后，具有一开口于底层中。
18、的结果。0017图7、图7A和图7B绘示图6图6B的结构在使用底层形成穿过第二材料的一开口，以暴露出最上方的第一有源层后的结果。0018图8、图8A和图8B显示图7图7B的结构在刻蚀穿过一有源层和一绝缘层，以暴露出第二有源层后的结果。0019图9、图9A和图9B绘示图8图8B的结构在已缩减第二材料以形成扩大的开口后的结果。0020图10、图10A和图10B显示图9图9B的结构在刻蚀穿过一有源层和一绝缘层后说明书CN104051326A3/12页6的结果。0021图11、图11A和图11B显示图10图10B的结构在重复图9图10B的缩减和刻蚀步骤，以形成具有着陆区的一阶梯配置STAIRSTEPA。
19、RRANGEMENT的初步的一第二开口区后的结果。0022图12、图12A和图12B显示图11图11B的结构在沉积一停止层后的结果。0023图13、图13A和图13B显示图12图12B的结构在沉积一绝缘材料于第二开口区中和高于第二开口区处后的结果。0024图14、图14和图14B绘示图13图13B的结构在具有一系列横向开口的一第二光刻胶掩模的形成步骤后的结果，图14C是图14的停止层的三维视图。0025图15、图15和图15B显示图14图14B的结构在刻蚀穿过横向开口下至着陆区以形成通孔后的结果。0026图16、图16和图16B显示图15图15B的结构在沉积一导电材料于通孔中以形成层间导体后的。
20、结果，图16C类似于图16A，图16D是图16A的层间导体和停止层的三维视图。0027图17是图16D的层间导体的放大三维视图。0028图18、图18A、图18B、图18C显示类似于图16图16C的结构，但其中配合第二光刻胶掩模未显示使用的横向开口是远较图14B所示者来得长，如此使得层间导体的上方部分可具有延长的长度。0029图19是示于图18A的层间导体的放大三维视图。0030图20图23A显示一工艺，藉此，多个沟状接触区开口系用以使得能够连接至更多的有源层。0031图20和图20A是类似于图11和图11B的剖面和平面图，但具有二个沟状第二开口区，一位于右而一位于左，各自暴露出相同的八个有源。
21、层的八个着陆区的阶梯配置。0032图21和图21A显示图20和图20A的结构在沉积一第二材料、一底层和具有位于左方的被材料填充的接触区开口上方的一开口的一第三光刻胶掩模后的结果。0033图22和图22A绘示图21和图21A的结构在位于掩模开口下的底层部分、左方第二开口区中所有的第二材料、和所有的第三光刻胶掩模的移除步骤后的结果0034图23和图23A绘示刻蚀第二开口区内的有源层，其后移除掩模层和第一绝缘层位于最上方的有源层上方的部分，最终形成在二个开口区分别具有八个着陆区的阶梯配置的结果。0035图24绘示用以形成沟状接触区开口的掩模A和具有一系列横向开口的掩模B的相对方向。0036图25绘示。
22、形成穿过图24的掩模A和掩模B的开口的交点的层间导体的例子。0037图26显示图25的一个层间导体，识别透过掩模A和掩模B的使用所形成的一层间导体的尺寸。0038图27是包括一3DNAND存储器阵列的一3D集成电路的示意图。0039【符号说明】004014交点0041102、103、104、105半导体条说明书CN104051326A4/12页70042102B、103B、104B、105B接垫结构0043109SSL栅极结构0044112、113、114、115半导体条0045112A、113A、114A、115A接垫结构0046119SSL栅极结构00471251125N字线0048126。
23、、127接地选择线0049128源极线0050202区域0051204叠层0052206、206120616有源层0053208、2081绝缘层0054210第一材料0055212第一绝缘层0056214开口0057216第二层0058218掩模层0059220第一光刻胶掩模0060222开口0061224端0062226起始通孔位置开口0063228通孔0064230开口0065232通孔0066234开口区0067236阶梯配置0068238、23812388着陆区0069239侧壁0070240停止层0071242、24212422第二开口区244绝缘层0072246部分0073248次。
24、元件0074250上表面0075252掩模0076254开口0077260第二横向尺寸0078262第二纵向尺寸0079264通孔0080265横向尺寸说明书CN104051326A5/12页80081266、268部分0082267纵向尺寸0083269横向尺寸0084270导电材料0085272层间导体0086274、276部分0087275区域0088278高度0089287、28712872阶梯配置0090288第三光刻胶掩模0091290开口00921058平面译码器00931059位线00941060阵列00951061列译码器00961062字线00971063行译码器00981。
25、064SSL线00991065总线01001066方块01011067数据总线01021068方块01031069状态机01041071数据输入线01051072数据输出线01061074其他电路01071075集成电路0108A1开口0109B1B4开口0110ML1、ML2、ML3层0111X1第一纵向尺寸0112X2第二纵向尺寸0113XL纵向尺寸0114Y1第一横向尺寸0115Y2第二横向尺寸0116YL横向尺寸具体实施方式0117以下的叙述将典型地参照特定的实施例和方法。能够了解到，并非是要将本发明说明书CN104051326A6/12页9限制于这些特定揭露的和方法，相对地，本发明可。
26、使用其他元件、方法和实施例加以实施。系叙述较佳的实施例以描述本发明，但并未就此限制其范围，本发明的范围是由权利要求范围所定义。本发明所属技术领域的通常知识者将基于以下叙述而了解到各种等效的变化。各种不同的实施例中相似的元件是通常对应相似的元件符号。并且，除非有另外特别的叙述，绝缘体和导体意指电绝缘体和电导体。0118图1是一3DNAND存储器阵列结构的透视图。为了说明目的，绝缘材料是从图中移除，以暴露出其他更多结构。举例来说，绝缘层是从叠层中的半导体条例如112115之间移除，并从半导体条叠层之间移除。0119多层的阵列是形成在一绝缘层上，并包括与多个叠层共形的多条字线1251125N。此多个。
27、叠层包括半导体条112、113、114、115。相同平面中的半导体条被电性耦接至对应的位线接垫结构例如102B到105B、和112A到115A。0120所示的字线编号，从整体结构的后面往前面自1增加到N，是用于偶数的存储器页。对于奇数的存储器页，字线编号从整体结构的后面往前面自N减少到1。0121位线接垫结构112A、113A、114A、115A在结构的各层有源层终止半导体条，例如半导体条112、113、114、115。如图所示，这些位线接垫结构112A、113A、114A、115A被电性连接至位于上方的图案化导体层ML3中的不同总体位线，以连接至译码电路，以选择阵列中的平面。这些位线接垫结构。
28、112A、113A、114A、115A可在定义出多个叠层的同时被图案化。0122位线接垫结构102B、103B、104B、105B终止半导体条，例如半导体条102、103、104、105。如图所示，这些位线接垫结构102B、103B、104B、105B被电性连接至位于上方的图案化导体层ML3中的不同总体位线，以连接至译码电路以选择阵列中的平面，和连接至感测放大器和其他电路。这些位线接垫结构102B、103B、104B、105B可在定义出多个叠层的同时被图案化。0123任何给定的半导体条叠层被耦接至位线接垫结构112A、113A、114A、115A，或耦接至位线接垫结构102B、103B、104。
29、B、105B，但不同时耦接至二者。一半导体条叠层具有位线端往源极线SOURCELINE端的方向和源极线端往位线端的方向此二个相反方向的一者。举例来说，半导体条112、113、114、115的叠层具有位线端往源极线端的方向；而半导体条102、103、104、105的叠层具有源极线端往位线端的方向。在替代性的一例中，在区块的一有源层中的所有的半导体条可终止于相同的位线接垫结构。0124半导体条112、113、114、115的叠层是由位线接垫结构112A、113A、114A、115A终止于一端，穿过串行选择线STRINGSELECTLINE，SSL栅极结构119、接地选择线GROUNDSELECTL。
30、INE，GSL126、字线1251到125N、接地选择线127，并由源极线128终止于另一端。半导体条112、113、114、115的叠层不到达位线接垫结构102B、103B、104B、105B。0125半导体条102、103、104、105的叠层是由位线接垫结构102B、103B、104B、105B终止于一端，穿过SSL栅极结构109、接地选择线127、字线1251到125N、接地选择线126，并由一源极线被图中其他部分挡住终止于另一端。半导体条102、103、104、105的叠层不到达位线接垫结构112A、113A、114A、115A。0126一存储器材料层将字线1251到125N从半导体。
31、条112115和102105分隔开来。类似于字线，接地选择线126和127是与多个叠层共形。0127总体位线和串行选择线是形成于图案化导体层，例如金属层ML1、ML2和ML3中。说明书CN104051326A7/12页100128晶体管是形成于半导体条例如112115和字线1251至125N之间的交点。在晶体管中，半导体条例如113作为装置的通道区。半导体条例如112115可作为晶体管的栅极介电质。0129串行选择结构例如119、109可在定义字线1251到125N的同一步骤中图案化。晶体管是形成于半导体条例如112115和串行选择结构例如119、109之间的交点。这些晶体管作为耦接至译码电路。
32、的串行选择开关，以选择阵列中的特定叠层。0130在替代性的一例中，有源层是与字线一起图案化，且通道可垂直地位于叠层之间。举例来说，请见在2011年1月19日申请，发明名称为”MEMORYDEVICE，MANUFACTURINGMETHODANDOPERATINGMETHODOFTHESAME”，发明人为HANGTINGLUE和SHIHUNGCHEN的共同拥有的美国专利申请公开案第2012/0182808号，其作为引证文献视为将其内容完全纳入于此。0131示于图1的3D存储器装置使用指状垂直栅极VERTICALGATE，VG，类似于在2011年4月1日申请，发明名称为”MEMORYARCHITE。
33、CTUREOF3DARRAYWITHALTERNATINGMEMORYSTRINGORIENTATIONANDSTRINGSELECTSTRUCTURES”，发明人为SHIHHUNGCHEN和HANGTINGLUE的共同拥有的美国专利申请公开案第2012/0182806号所述者。0132将层间导体连接至位线接垫结构上的着陆区的各种技术，在工艺中使用一相对厚的硬掩模。厚的硬掩模的一种类型是使用一ODL作为硬掩模层。然而，为了容忍多个层的工艺，ODL硬掩模层的厚度可能需要是2,000纳米或更高。然而，难以使用典型的旋涂工艺制造出这种厚度高于约400纳米的材料，而400纳米的厚度可能只是所需厚度的的。
34、一部分。因此，可能需要多次应用工艺以达成想要的厚度。0133硬掩模的另一种类型可由硅氮化物SIN制成。然而与SIN厚度相关的应力考虑会限制其达到此一目的的有效厚度。0134图2图17绘示形成层间导体于一3D集成电路的一接触区的工艺步骤的一例。0135图2是一3D集成电路的一区域202部分的简化剖面图，绘示一叠层204，是交替的半导体或有源层206和绝缘层208的叠层，被用作为一第一掩模层的一第一材料210的一第一绝缘层212所覆盖。当用于图1的结构，区域202包括接垫结构102B、103B、104B、105B或接垫结构112A、113A、114A、115。0136第一绝缘层212作为一硬掩模，。
35、且在一些例子中具有大于500纳米的一厚度，而在一些例子中厚度可大于2微米。用以形成第一绝缘层的第一材料210可为一氧化物，例如二氧化硅。也可以使用其他材料，例如硅氮化物、硅氧氮化物、氧化铝和其他高介电系数的绝缘体等等。第一绝缘层212也可以为一多层结构，例如硅氧化物/硅氮化物/硅氧化物ONO、硅氧化物/高介电系数介电质/硅氧化物O/HIGHK/O。图2A和图2B是示于图2图的多层基板上的区域202的侧向剖面图和上视图，其中层间接触点将在以下叙述的工艺步骤以透视的方式示出。0137图3、图3A、图3B绘示图2、图2A和图2B的结构在形成沟状的一接触区开口214于第一绝缘层212之中、且高于有源层。
36、206和绝缘层208的叠层204的步骤后的结果。开口214可使用一光刻胶定义形状，并接着蚀刻穿过第二绝缘层至多层叠层的最上层来形成。接触区开口214具有在X方向对应图1的例子中字线的方向的一纵向尺寸XL和对应图1的例子中半导体条或位线的方向的一横向尺寸YL。如图所示，在这里叙述的工艺的说明书CN104051326A108/12页11实施例中，YL系远小于XL。0138图4、图4A和图4B显示图3、图3A和图3B的结构在沉积一第二层216的步骤后的结果，第二层216是一不同于第一绝缘层212的材料，且填充于接触区开口中和高于接触区开口处，以及高于接触区开口214外的第一绝缘层212处。在此例中，。
37、第二层216也可以有类似硬掩模的作用，且可为一有机介电质材料，例如聚酰亚胺、聚四氟乙烯PTFE和聚降冰片烯POLYNORBORNENE，典型地使用旋涂技术来沉积。并且，可使用碳基薄膜非晶或掺杂碳薄膜，例如应用材料公司所推展的称为先进图案化薄膜ADVANCEDPATTERNINGFILM，APF的技术，并例如使用化学气相沉积来沉积碳基薄膜。也可以使用其他硬掩模材料。第二层216具有不同的刻蚀性质，所以可以选择性地刻蚀第二材料。在刻蚀性质的限制下，可使用其他的绝缘体，例如上述提及关于第一材料210者。0139图5、图5A和图5B显示图4、图4A和图4B的结构在沉积一第三掩模层218于第二层216上。
38、方后的结果，第三掩模层218可包括一硬掩模材料，例如一富硅底部抗反射涂层SILICONRICHBOTTOMANTIREFLECTIVECOATING，其以SHB的名为人所知。第三掩模层218是例如使用如图5、图5A和图5B所示的一第一光刻胶掩模220，并接着刻蚀定义一起始通孔位置222于被填充的接触区开口214的一端224的上方，来进行图案化。0140在图6、图6A和图6B中，系显示图5、图5A和图5B的结构在使用第一光刻胶掩模220中的开口222形成起始通孔位置开口226于第三掩模层218中的步骤后的结果。第一光刻胶掩模220系移除。0141图7、图7A和图7B图绘示图6、图6A和图6B的结。
39、构在透过使用起始通孔位置开口226图案化第二层216，形成穿过第二层216的一通孔228的步骤后的结果。通孔228暴露出最上方的有源层2061，或至少在最上方的有源层2061之上移除足够的材料以支持所绘示的工艺中接下来的步骤。0142图8、图8A和图8B图显示图7、图7A和图7B的结构在形成接触着陆区于衬底中多个深度的工艺中的第一次重复后的结果，此工艺是通过反复地透过通孔往衬底刻蚀一段深度上的增加量和缩减第二掩模层以扩大通孔。工艺中的最后一次重复这里将重复的解释认定为一次刻蚀并接着进行一次缩减可能不需要缩减的步骤。在示出的例子中，刻蚀的深度上的增加量系足以刻蚀穿过第一有源层2061和第一绝缘层。
40、2081。这是通过刻蚀穿过第二层216中的通孔228来达成。此第一次重复的结果是第二有源层2062变得在延伸开口230的底部暴露出来。图7和图8绘示用以刻蚀穿过通孔至衬底中的刻蚀工艺移除了第二层216上表面的一部分。移除量依材料的选择和所使用的刻蚀工艺而定。然而，由于在一些实施例中，可进行相当多次的重复，对于一些所选材料，例如前述的ODL，移除的量可能是值得注意的。0143第二层216的缩减结果系绘示于图9、图9A和图9B中。缩减可包括使用相对第一掩模层而言对于第二掩模层有选择性的非等向性刻蚀工艺，因此第一绝缘层212可实质上地维持完整无缺，以达维持接触区开口的定义的目的。这样的做法形成一扩大。
41、的通孔232，下至叠层204，以暴露出第一有源层2061的另一部分和已被刻蚀的衬底部分。在缩减步骤之后，图10、图10A和图10B显示图9、图9A和图9B的结构在于衬底刻蚀穿过另一段深度上的增加量一有源层和一绝缘层，以暴露出第二有源层2062和第三有源层2063后的结果。说明书CN104051326A119/12页120144刻蚀和缩减的重复持续着，直到想要的接触着陆区数目形成于衬底中的多个深度。图11、图11A和图11B显示经过此种反复的刻蚀和缩减的重复之后的结构。在此期间形成一衬底中多个深度的着陆区238的阶梯配置236于开口区234中，在这个例子里是在有源层206上。阶梯配置的各个步骤提。
42、供用于一层间导体的一着陆区2381到2388。在绘示的结构中，着陆区2381到2388上的侧壁例如侧壁239紧接着个别的着陆区暴露出有源层的边缘。0145图12、图12A和图12B图显示在沉积一刻蚀停止层240于表面包括着陆区和侧壁上，定义开口区234以形成一第二开口区242之后的结构。刻蚀停止层240包括不同于将沉积于其上的一绝缘填充物的材料，如以上所解释者，因此刻蚀停止层240可被用于在不同深度的着陆区上停止垂直刻蚀的程序，并可有将层间导体的通孔对齐接触区开口相对侧的纵向侧壁的作用。在一例中，刻蚀停止层240可为硅氮化物，以与硅氧化物基的上覆层共同使用。也可使用其他材料，例如氢化碳化硅SI。
43、CH、氢化碳氧化硅SIOCH。0146图13、图13A和图13B图显示沉积一绝缘层244于第二开口区242中之后的结构，绝缘层244填充接触区开口并具有于接触区开口外的衬底上方的一深度。绝缘层244包括具有一深度于第一绝缘层212上方的部分246，包含高于第二开口区242处。如此形成一次元件248，具有一上表面250。绝缘层244可为二氧化硅、如前面关于第一绝缘层212所讨论的其他绝缘材料、或适合特定实施例的其他材料。在使用刻蚀停止层240的实施例中，为了选择性刻蚀的目的，绝缘层244是不同于刻蚀停止层240。0147一图案化的导体掩模252系例如使用一光刻胶形成于上表面250上，如图14、图。
44、14A和图14B图所示。图案化的导体掩模252具有一系列横向开口254，横向开口254于Y方向延伸跨越接触区开口，并于X方向对齐着陆区2381至2388。图14C是刻蚀停止层240在一掩模开口254中的一部分的放大三维视图，给与横向方向上形状的一透视观。0148现在请一并参照图3、图3A和图3B，可见接触区开口214具有在Y方向的一第一横向尺寸YL和在X方向的一第一纵向尺寸XL。纵向尺寸XL系实质上较第一横向尺寸YL长。示于图14、图14A和图14B的位于图案化导体掩模中的横向开口254具有在Y方向的一第二横向尺寸260和在X方向的一第二纵向尺寸262。图案化导体掩模中的开口的第二横向尺寸26。
45、0系实质上较第二纵向尺寸262长。此外，图案化导体掩模中的第二横向尺寸260系实质上较接触区开口的第一横向尺寸YL长。0149在图15、图15A和图15B图中，系显示在层间导体位置刻蚀穿过图案化导体掩模252中的横向开口254至多个深度的接触着陆区，以形成层间导体通孔之后的结构。刻蚀工艺刻蚀穿过绝缘层244，并使用刻蚀停止层240停止于有源层206的接触着陆区238。如此形成层间导体通孔264，通孔各具有一第一部分268和一第二部分266，第一部分268于接触区开口中穿过第一绝缘层212并延伸至所述接触着陆区中对应的一个，第二部分266高于第一绝缘层212。在着陆区于侧壁上在横向方向延伸的刻蚀。
46、停止层提供层间导体之间在接触区开口中的绝缘，于接触区开口侧壁上在纵向方向上延伸的刻蚀停止层协助层间导体通孔的垂直对准，因此在横向方向上可具有较少的倾斜。当接触区开口被由刻蚀停止层形成的间隔物窄化时，刻蚀停止层也提供接触区开口层间导体第一部分268的通孔的自对准，因此可使用图案化导体掩模，而无需额外的步骤来形成此第一部分于接触区开口中。0150在形成通孔264后，请见图16A和图16C图，一导电材料270系沉积于通孔264中，说明书CN104051326A1210/12页13以形成层间导体272。图16A和图16C图是类似的，但显示在一系列层间导体中相反端的层间导体272。图16D是图16A的层。
47、间导体272和停止层240的放大三维视图。层间导体272具有一延伸的下方第一部分274和一扩大的上方第二部分276，上方部分相对于下方部分在横向方向上扩大。在此例中，导电材料270为掺杂多晶硅使用掺杂物，例如砷、磷，但是，举例来说，也可以使用例如金属或金属的组合的材料，包括铝、铜、钨、钛、钴、镍。导电材料270也可为金属化合物或半导体化合物，金属化合物例如是金属氮化物，半导体化合物例如是硅化物，包括硅化钨、硅化钛、硅化钴。0151图15A图显示在刻蚀通孔264的结果中，系刻蚀掉在下通孔部分268上端的部分的停止层240和第一绝缘层212，如区域275所指示者。如图16A、图16C和图16D所示。
48、，层间导体272部分的上方部分276系形成于刻蚀掉的区域275。如图15B所示，上方部分266具有一横向尺寸265，上方和下方部分266和268具有名义上相等的纵向尺寸267名义上相等，在这里意指除了形成其的工艺可能造成的变异例如呈锥状倾斜外，其尺寸将相等。并且，下方部分268具有一横向尺寸269。上方部分的横向尺寸265系实质上大于下方部分的横向尺寸269，且亦实质上大于上方部分和下方部分的纵向尺寸267。0152因此，接触着陆区具有纵向节距例如平面FLAT着陆区和由刻蚀停止层形成的侧壁间隔物的总和，且接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于接触着陆区的这些纵向节距的。
49、总和，且YL小于XL。层间导体具有纵向节距例如层间导体纵向尺寸和相邻层间导体之间的间隙的总和，且各层间导体具有一纵向尺寸XV和一横向尺寸YV，其中XV小于层间导体的平均纵向节距，XV小于YV，且YV大于YL。0153图17是图16D的层间导体272的放大三维视图。层间导体272的主体具有在Z方向的一高度278。层间导体具有一第一部分和一第二部分，第一部分位于接触区开口中低于第一掩模层，第二部分在第一掩模层中部分地落在接触区开口的范围外，第一部分具有一第一纵向尺寸X1和一第一横向尺寸Y1，第二部分具有一第二纵向尺寸X2和一第二横向尺寸Y2，其中X1小于层间导体对应的一着陆区的纵向节距，Y1系名义。
50、上地等于YL，且Y2大于YL。上方部分放宽的横向尺寸可促进上方层间导体连接至图案化金属层的布局LAYOUT，图案化金属层例如像是图1的层ML3。0154图18、图18A和图18C图显示类似于图16、图16A和图16C的结构，但其中图案化导体掩模扩展如图14B所示的开口254，以形成可连接至集成电路在接触区外的区域的其他元件的较长的图案化导线276，而下方部分274作为到多个下方层的接触点。举例来说，上方部分可在额外的如图1所示的ML3层的地方用作为总体位线。0155图19是示于图18A的层间导体272的放大三维视图。0156图20图23A显示一工艺，藉此，多个沟状第二开口区242系用以使得在着。