半导体存储装置及其控制方法 【技术领域】
本发明涉及一种具有和DRAM相同存储单元并SRAM方式动作的半导体存储装置及其控制方法。这里，DRAM(dynamic random accessmemory：动态随机存取存储器)是指：需要存储保持动作的随时写入读出存储器；SRAM(static random access memory：静态随机存取存储器)是指：不需要存储保持动作的随时写入读出存储器。
背景技术
近几年对急速提高携带器械性能、特别是对手机性能提高起重要作用的装置就是存储单元阵列由与DRAM相同的存储单元构成并且从外部看是以与SRAM相同的方式动作的半导体存储装置。这种半导体存储装置具有如下特长：由于不象DRAM那样保持存储在存储单元的数据，没有必要从半导体存储装置外部定期进行刷新控制，因此使用容易，并且，因为由DRAM存储单元所构成，容易实现比SRAM大的大容量化。
但是，因为存储单元阵列使用了和DRAM相同的存储单元，为了保持存储在存储单元的数据，必要进行刷新动作。可是，因为是SRAM方式，当然不存在从外部控制刷新用的刷新控制用端子等。因此，半导体存储装置内具有：经过相当于刷新间隔时间的时刻，产生刷新请求信号而进行刷新动作的控制电路。
存储单元的刷新控制请求信号按照由数据保持时间运算出的刷新定时周期输出。不知道该刷新控制请求信号在哪一个处理中会产生，并且，如果途中停止了刷新动作，则有破坏存储单元的数据的可能性。因此，由于存在必须同时进行刷新动作和读出·写入半导体存储装置的从外部供给地地址动作的周期，比不需要刷新动作的SRAM很难做到高速化。今后，随着手机的功能的继续扩大，一定会要求半导体存储装置的大容量化、低电压化和高速化。
作为第一以往技术，可以举出专利文献1所公开的半导体存储装置。图14是表示第一以往技术的半导体存储装置构成的框图。图15是表示第一以往技术半导体存储装置动作的时序图。下面，根据这些图进行说明。
第一以往技术的半导体存储装置响应输入地址信号的变化或芯片选择信号/CS的下降沿，产生地址变化检测信号ATD，响应该地址变化检测信号ATD进行刷新动作后，进行对应于半导体存储装置的从外部供给的输入地址信号ADD的读出·写入动作。
由于刷新动作进行在读出·写入动作之前，即使输入地址信号ADD里包含时滞，只要开始读出·写入动作之前，输入地址信号ADD已经确定就可以。另外，所谓「时滞」是指：在动作周期内的最初地址到达半导体存储装置开始到最后的地址确定为止的时间。因为存在多个输入地址信号并各自到半导体存储装置的延迟时间不同，会产生时滞。作为半导体存储装置，根据最初到达的地址信号变化开始动作，但是，读出·写入动作是有必要对确定最慢地址信号之后的地址进行。
另外，由于通过在刷新动作后进行读出·写入动作，可以避免这些动作之间的冲突所引起的存储单元数据的破坏，没有必要采取延时开始读出·写入动作等的对策。并且，进行写入动作时，即使延时输入写入允许信号/WE，刷新动作和写入动作不会冲突。
其次，对第一以往技术的刷新动作和对输入地址的读出动作进行说明。
芯片选择信号/CS为“L”电平、且地址锁存信号LC为“L”电平的状态，如果输入地址信号ADD变化，则地址变化检测信号ATD中产生正单触发脉冲。此时，如果刷新请求信号REF1已变为“H”，则，刷新控制电路4A所产生的刷新地址信号R_ADD在地址变化检测信号ATD的上升沿沿时输出到多路选择电路5，从多路选择电路5作为M_ADD信号输出内部地址信号A_R1。另一方面，从行控制电路13A向行允许信号RE输出正单触发脉冲。
由这些M_ADD信号和RE信号来选择刷新地址的字信号Ref-Word，开始刷新动作。即，由于读出放大器允许信号SE的上升沿时进行读出，该信号为“H”电平期间，进行向存储单元的再写入动作。如果结束再写入，则，在预充电信号PE中产生正单触发脉冲，进行比特线的预充电。因为刷新动作没有必要输出存储单元的数据，列允许信号CE仍然是“L”电平状态。
如果结束刷新动作，则，地址变化检测信号ATD变为“L”电平，由于锁存控制电路12所输出的地址锁存信号LC变为“H”电平，外部输入的输入地址信号ADD被锁存。地址的锁存定时设定为刷新动作结束时间。即，即使是存在和刷新动作时间同等的地址时滞，也不会有问题。
由锁存电路2来锁存的输入地址信号L_ADD，从多路选择电路5作为M_ADD信号输出。和刷新动作同样，由于行允许信号RE的正单触发脉冲，选择输入地址信号ADD的字信号Nor_Word而开始读出动作。为了把读出的数据输出到输入·输出端子I/O，让列允许信号CE变为“H”电平，由比特线选择信号Yj的上升沿，把数据输出到读写总线WRB。然后，由输出缓冲允许信号CWO把读写总线WRB的数据输出到输入·输出端子I/O。此时，图中的tAA变为地址存取时间。
另外，刷新请求信号REF1上升沿为“H”电平之后到给定的延时时间期间，从半导体存储装置外部不给予产生地址变化检测信号ATD的触发时，在延时的刷新请求信号REF1的上升沿时启动刷新控制电路4A内的脉冲产生电路，向刷新请求信号REF2输出负单触发脉冲。由于刷新请求信号REF2下降沿，刷新控制电路4A所产生的刷新地址信号RA1+1从多路选择电路5作为M_ADD信号输出。另一方面，行控制电路13A向行允许信号RE输出正单触发脉冲。
由这些M_ADD信号和RE信号来选择刷新地址的字信号Ref_Word而开始刷新动作。即，在读出放大器允许信号SE的上升沿时进行读出，该信号为“H”电平的期间，进行对存储单元的再写入。如果结束其再写入，在预充电信号PE中产生正单触发脉冲，进行比特线的预充电。
对于该第一以往技术，由于必须等待自刷新动作所必要的时间而进行输入地址的读出动作，对地址时滞或写入允许信号/WE的定时，虽然没有必要延时开始读出·写入动作，但是，存在不能加快对输入地址的读出时间的问题。
另一方面，作为第二以往技术，可以举出专利文献1中所公开的半导体存储装置。该第二以往技术是针对第一以往技术的不能加快读出时间的问题，对输入地址进行读出动作时，在读出动作后进行刷新动作，而对输入地址进行写入动作时，和第一以往技术同样，在写入动作后进行刷新动作的方法来实现读出时间的高速化。
此时，进行刷新动作之前，由于有必要判定是读出动作还是写入动作，需要从地址变换到写入允许信号/WE的确定为止的限制tAW max。即，由tAW max设定的时间内必须决定是读出还是写入。同样，同时也需要考虑地址的时滞tskew，决定读出动作的开始。
根据图16的时序图说明第二以往技术的刷新动作和读出动作。
芯片选择信号/CS为“L”电平、且地址锁存信号LC为“L”电平的状态，如果输入地址信号ADD变化，则，经过由tAW_max或tskew所设定的时间后，在地址变化检测信号ATD中产生正单触发脉冲。因为写入允许信号/WE为“H”电平，就开始读出动作，由锁存控制电路12所输出的地址锁存信号LC进行外部输入的输入地址信号ADD的锁存。
然后，和第一以往技术同样，进行外部输入地址的读出动作，把读出的数据输出到输入·输出端子I/O。读出动作后，进行刷新地址A_R1的刷新动作。此时，图中的tAA变为地址存取时间。如果可以设定tAW_max或tskew为比刷新时间还短，存取比第一以往技术还快。
但是，刷新控制信号REF1上升沿为“H”电平到经过给定的延时时间为止，从外部不给予产生地址变化检测信号ATD的触发时，和第一以往技术同样，由于刷新控制信号REF2而开始刷新动作。然而，开始该刷新动作不久马上就要求读出时，如果停止刷新动作，则，刷新动作中的存储单元的数据有可能被破坏，因此，不能中途停止刷新动作。
即，根据地址信号等的外部输入信号的变化来开始刷新动作时，读出动作后可以进行刷新动作，但是，如果自刷新动作开始后，到结束刷新动作为止，不能进行读出动作。因此，结果来看，和第一以往技术同样，变为刷新动作结束后进行读出动作时的存取时间，因此，不能实现高速化。另外，tAW_max或tskew期间，不能开始刷新动作或读出·写入动作，因此，在动作周期中存在无用时间。
专利文献1：特开2002-74944号公报
【发明内容】
鉴于上述问题，本发明的目的在于提供一种能够高速运行的上述类型的半导体存储装置及其控制方法。
本发明提供一种半导体器件，包括：存储器单元阵列，包含各自具有DRAM单元结构的多个存储器单元；输入装置，接收来自所述存储器装置外部的用于读出/写入操作的输入地址，并且根据所接收的所述输入地址产生地址转换信号；刷新控制电路，控制所述存储器单元阵列的刷新周期，并且产生用于进行数据刷新的刷新地址；和读出放大电路，对由所述输入地址或者所述刷新地址所确定的所述存储器单元之一进行放大和读出/写入，所述读出放大电路包括在所述刷新周期的期间保存从所述存储器单元读出的刷新数据的临时数据存储器，其中如果所述输入装置在所述刷新周期产生所述地址转换信号，所述临时数据存储器保存所述刷新数据。
本发明还提供一种用于控制具有DRAM单元结构的半导体存储装置的方法，所述方法包括步骤：将由刷新地址确定的第一存储器单元中的第一数据读入到读出放大电路中以在刷新周期中将所述第一数据存储到其中；在存储第一数据的同时，响应于传输的在第二存储器单元中用于读出/写入第二数据的输入地址，在读出/写入周期中于所述读出放大电路中读出并放大所述第二数据；以及在所述刷新周期中将存储于所述读出放大电路中的所述第一数据写入到所述第一存储器单元中。
根据本发明的半导体存储装置和方法，由于刷新周期分成刷新周期中的读出操作和写入操作，用于输入地址的读出/写入操作的访问存取时间减小。
本发明的上述和其它目的、特征和优点在下述参照附图的说明中将变得更加清楚和明显。
【附图说明】
图1是表示本发明半导体存储装置第一实施例构成的框图。
图2是表示图1的半导体存储装置中的读出放大器·开关电路的详细构成电路图。
图3是表示图1的半导体存储装置中的行控制电路详细构成电路图。
图4是表示图1的半导体存储装置中的地址比较电路详细构成电路图。
图5是表示DRAM存储单元的刷新动作的时序图，图5A为以往技术的时序图，图5B为本发明的时序图。
图6是表示图1的半导体存储装置中的刷新动作和读出动作的时序图(其1)。
图7是表示图1的半导体存储装置中的刷新动作和写入动作的时序图。
图8是表示图1的半导体存储装置中的由刷新定时器的刷新动作的时序图。
图9是表示图1的半导体存储装置中的由刷新定时器的刷新动作和读出动作的时序图。
图10是表示有关本发明的半导体存储装置的第二实施例的读出放大器·开关电路的详细构成电路图。
图11是表示图10的半导体存储装置中的行控制电路的详细构成电路图。
图12是表示图10的半导体存储装置中的刷新动作和读出动作的时序图(其2)。
图13是表示图10的半导体存储装置的等待状态中的刷新动作的时序图。
图14是表示第一以往技术的半导体存储装置的构成框图。
图15是表示第一以往技术的半导体存储装置的动作时序图。
图16是表示第二以往技术的半导体存储装置的动作时序图。
图中：1-地址缓冲电路，2-锁存电路，3-地址变化检测(ATD)电路，4-刷新控制电路，5-多路选择(MUX)电路，6-存储单元阵列，7-行译码电路，8-列译码电路，9-读出放大器·开关电路，91-读写用放大器，92-刷新用读出放大器，93-读出放大器选择开关电路，94-预充电电路，95-列开关电路，10-I/O缓冲电路，11-读/写(Read/Write)控制电路，12-锁存控制电路，13-行控制电路，14-列控制电路，15-地址比较电路。
【具体实施方式】
如图5A所示，以往的刷新动作可以分为从字选择到读出放大器允许动作为止的读出动作部分、和把其读出的数据回写到存储单元的写入动作部分。刷新的读出动作中，用字选择的存储单元的数据被输出到所连接的比特线，让没有接受存储单元数据的比特线成为读出放大器的基准电平。然后，从字选择读出可能的差电位输出到比特线对时，使读出放大器变为允许，读出·放大比特线，进行存储单元的再写入。
在该例中，保持“H”数据的存储单元的数据输出到比特线BT，以比特线BN作为基准进行读出·放大。然后，使比特线BT变为VCC电平(电源电位)、且使比特线BN变为GND电平(接地电位)的方法，进行向存储单元的“H”数据的再写入。写入动作中，包括在如下动作，还包含把比特线对预充电为1/2VCC电平的动作。
与此相反，如图5B所示，本发明中，其特征是，通过在读出存储单元的数据后，暂时保存数据，分离读出动作和写入动作而进行刷新动。
具体讲，如图2所示，准备读写用放大器91和刷新用读出放大器92，在刷新动作时，从存储单元读出的数据不是立即回写到存储单元而是保存在刷新用读出放大器92内。对外部的读出·写入请求，利用读写用放大器91进行读出·写入动作，结束其动作后，将保存在刷新用读出放大器92内的数据回写到存储单元。
图1是表示有关本发明的半导体存储装置第一实施例的构成框图。下面，根据该图进行说明。
地址信号ADD是从半导体存储装置的外部供给的地址信号。地址缓冲电路1缓冲半导体存储装置的从外部输入的地址信号ADD之后，输出到锁存电路2。锁存电路2在锁存控制信号LC为“L”电平时，作为锁存地址信号L_ADD，输出地址缓冲电路1所输出的地址信号。另外，锁存电路2在锁存控制信号LC为“H”电平时，在该信号上升沿时保持取入到锁存电路2内的地址信号L_ADD。地址信号L_ADD里包含行地址L_ADDm和列地址L_ADDn。
地址变化检测(ATD)电路3，在芯片选择信号/CS为“L”电平状态，地址信号L_ADD即使变化1比特时，在地址变化检测信号ATD中产生正单触发脉冲信号。另外，芯片选择信号/CS变为允许状态时，即，即使是芯片选择信号/CS下降沿时，在地址变化检测信号ATD中也产生正单触发脉冲。芯片选择信号/CS是在“L”电平时，让半导体存储装置处于选择状态，在“H”电平时，让半导体存储装置处于非选择状态。
刷新控制电路4内置依次产生进行刷新的地址信号R_ADD信号的地址计数电路(图中未画出)和产生刷新请求信号的刷新定时电路(图中未画出)。刷新控制电路4的构成可以考虑如下构成。
首先，刷新地址R_ADD具有和半导体存储装置的从外部供给的地址信号ADD的行地址相同的比特数，根据刷新定时电路，在地址计数电路中对每比特增加计数。刷新定时电路是按一定周期产生为了启动刷新的触发信号的电路。刷新控制电路4是根据刷新定时电路输出用于控制刷新动作的刷新请求信号REF1、REF2、REF3。
刷新请求信号REF1是对半导体存储装置的从外部供给的地址信号ADD、芯片选择信号/CS和写入允许信号/WE的变化，控制刷新的信号。刷新请求信号REF2、REF3是从外部供给的输入信号不变化时，控制刷新的信号。
根据刷新定时电路所输出的触发信号，在需要刷新动作的时刻，使刷新请求信号REF1变为“H”电平。刷新请求信号REF1为“H”电平并从外部供给的输入信号已经变化时，在刷新动作结束后，使刷新请求信号REF1复位成“L”电平。刷新请求信号REF1为“H”电平并从外部供给的输入信号不变化时，利用对刷新请求信号REF1上升沿延时的信号，在刷新请求信号REF2中产生负单触发脉冲，使刷新请求信号REF1复位成“L”电平。并且，在刷新请求信号REF2中产生负单触发脉冲之后，外部供给的输入信号不变化时，利用对刷新请求信号REF2下降沿延时的信号，在刷新请求信号REF3中产生负单触发脉冲。
如果刷新动作结束，对刷新地址R_ADD按比特增加计数。刷新请求信号REF2的负单触发脉冲宽度设定成刷新的读出动作所必要的字选择时间。刷新请求信号REF3的负单触发脉冲宽度设定成刷新的写入动作所必要的字选择时间。
多路选择(MUX)电路5是把刷新地址信号R_ADD、和锁存外部供给的地址信号ADD后的地址信号L_ADD的行地址L_ADDm中其中一方作为内部地址信号M_ADD输出的电路。即，作为内部地址信号M_ADD，当锁存控制信号LC为“L”电平时输出刷新地址信号R_ADD，而当锁存控制信号LC为“H”电平时输出锁存地址信号L_ADD的行地址L_ADDm。
存储单元阵列6在行方向和列方向配置有和DRAM同样的由一个晶体管一个电容器所构成的存储单元。
行译码电路7是在行允许信号RE为“H”电平时，进行内部地址信号M_ADD的译码之后，选择字线的译码电路。行允许信号RE为“L”电平时，所有的字线成为非选择状态。
列译码电路8是列允许信号CE为“H”电平时，对锁存地址信号L_ADD的列地址L_ADDn进行译码，输出用于选择比特线的列选择信号Yj的译码电路。和行译码电路同样，列允许信号CE为“L”电平时，所有的列选择信号Yj成为非选择状态。
如图2所示，读出放大器·开关电路9是由读写用放大器91、刷新用读出放大器92、读出放大器选择开关电路93、预充电电路94和列开关95在列方向配置而构成。
列开关95是将由列译码电路8所输出的列选择信号Yj以及地址比较电路15所输出的地址比较信号HIT所选择的读出放大器、和读写总线WRB连接。
读写用放大器91由读出放大器允许信号SE为“H”电平时被激活，在读出时对所选择的存储单元的数据读出·放大之后，输出到读写总线WRB，而写入时读写总线WRB的写入数据经由比特线BT、BN而写入到存储单元。
刷新用读出放大器92在读出放大器允许信号R_SE为“H”电平时被激活，对所选择的存储单元的数据读出·放大之后，再写入到存储单元。
预充电电路94是在预充电允许信号PE为“H”电平时被激活，把比特线电位预充电到1/2VCC电平的电路。
读出放大器选择开关电路93是切换读写用放大器91和刷新用读出放大器92的开关电路，读出放大器选择信号S_SW为“L”电平时，选择读写用放大器91，而读出放大器选择信号S_SW为“H”电平时，选择刷新用读出放大器92。
I/O缓冲电路10是输出缓冲允许信号CWO为“H”电平时，在输出缓冲电路(图中未画出)中缓冲读写总线WRB上的读出数据之后，输出到输入·输出端子I/O。写入动作时，输出缓冲允许信号CWO变为“L”电平，由此，使输出缓冲电路处于高阻抗状态，在输入缓冲电路(图中未画出)中缓冲半导体存储装置的从外部供给到输入·输出端子I/O的写入数据之后，输出到读写总线WRB。
读/写(Read/Write)控制电路11是由芯片选择信号/CS、写入允许信号/WE和输出允许信号/OE而产生输出缓冲允许信号CWO的电路。芯片选择信号/CS为“L”电平、写入允许信号/WE为“H”电平或输出允许信号/OE为“L”电平时，输出缓冲允许信号CWO变为“H”电平，而其他时，变为“L”电平。
锁存控制电路12，根据地址变化检测信号ATD和列允许信号CE，产生用于对半导体存储装置的从外部供给的地址信号L_ADD进行锁存的锁存控制信号LC。如图3所示，锁存控制电路12使用由反相器68、69、延时电路70、与非门71、反相器72和n沟道晶体管73所构成的电路，在地址变化检测信号ATD的下降沿，使锁存控制信号LC变为“H”电平，保持地址信号L_ADD。再有，锁存控制电路12使用由反相器62、63、延时电路64、与非门65、反相器66和n沟道晶体管67所构成的电路，在列允许信号CE的下降沿，使锁存控制信号LC变为“L”电平，解除地址信号L_ADD的保持。反相器74、75是为了保持锁存信号LC的电路。
行控制电路13，根据刷新请求信号REF1、REF2、REF3、地址变化检测信号ATD和写入允许信号/WE，产生行允许信号RE、读写用放大器允许信号SE、刷新用读出放大器允许信号R_SE、读出放大器选择信号S_SW、预充电允许信号PE和列控制信号CC。
利用图3详细说明电路的构成。反相器16、延时电路17和与非门18在刷新请求信号REF1为“H”电平时，如果地址变化检测信号ATD变为“H”电平，则产生用延时电路17所决定的宽度的负单触发脉冲，而在行允许信号RE中产生正单触发脉冲。延时电路17设定为刷新读出动作所必要的字宽度(行允许信号RE的脉冲宽度)。
另外，如果从与非门18产生负单触发脉冲，则由与非门38、延时电路39、反相器40、延时电路41和与非门42所组成的电路产生负单触发脉冲，利用反相器43和n沟道晶体管44使刷新用读出放大器允许信号R SE变为“H”电平，利用延时电路56和与非门57，使预充电允许信号PE变为“H”电平。延时电路39设定为从字线选择到读出放大器被激活为止的时间，延时电路41设定为刷新动作的读出后所必要的预充电时间(预充电允许信号PE的脉冲宽度)，延时电路56设定为预充电开始时间。
写入允许信号/WE为“H”电平时，如果地址变化检测信号ATD变为“L”电平，则由反相器22、延时电路23、与非门24和与非门25所构成的电路产生负单触发脉冲，在行允许信号RE、读出放大器允许信号SE和预充电信号PE中分别产生正单触发脉冲，在列控制信号CC中，产生负单触发脉冲。延时电路50设定为字线选择到读出放大器被激活为止时间，延时电路52设定为预充电开始时间，延时电路54设定为读出·写入动作后所必要的预充电时间。
如果与非门25变为“H”电平，由延时电路27、反相器28、延时电路29和与非门30所组成的电路产生负单触发脉冲，在行允许信号RE中产生正单触发脉冲。延时电路27设定为读出·写入动作的预充电结束时间，延时电路29设定为刷新动作的写入动作所必要的字宽度。
当与非门30的输出变为“L”电平时，则由与非门31、延时电路32、反相器33、延时电路34和与非门35产生负单触发脉冲，由反相器36和n沟道晶体管37使刷新读出放大器允许信号R_SE降低为“L”电平，并由与非门57使预充电允许信号PE升高为“H”电平。延时电路32具有对应于用于刷新周期的写入动作的字线选择之间的时间间隔的延时时间，而延时电路34具有对应于刷新周期的写入动作之后所必要的预充电动作的时间间隔的延时时间。
或非门47和反相器48是在与非门31、38的任意一个变为“H”电平时，使读出放大器选择信号S_SW变为“H”电平的电路。延时电路19、或非门20和反相器21所组成的电路是在地址变化检测信号ATD变为“H”电平之前，即使写入允许信号/WE变为“L”电平，由于与非门25的输出里输出“L”电平，防止产生行允许信号RE、读出放大器允许信号SE、列控制信号CC和预充电信号PE的电路。
如图3所示，列控制电路14是在反相器59～61中延时列控制信号CC而产生列允许信号CE。
地址比较电路15是比较刷新控制电路4所生成的刷新地址信号R_ADD和锁存电路2所输出的锁存地址信号L_ADD之间的行地址的电路。如图4所示，比较刷新地址信号R_ADDm和锁存地址信号L_ADDm的相同比特，如果一致，则使所有行地址中具有输出“H”电平的比较电路151，在与门152中对所有输出结果相与。由此，全行地址一致时，地址比较信号HIT输出“H”电平，只有一个不一致时，地址比较信号HIT输出“L”电平。
利用图6的时序图，说明刷新请求信号REF1为“H”电平时，外部地址信号ADD在变化时的读出动作。
如果在芯片选择信号/CS为“L”电平、地址锁存信号LC为“L”电平的状态，输入地址信号ADD变化，则地址变化检测信号ATD中产生正单触发脉冲。此时，因为刷新请求信号REF1为“H”电平，由于地址变化检测信号ATD的上升沿，从多路选择电路5作为M_ADD信号输出刷新控制电路4所产生的刷新地址信号A_R1，由于行控制电路13的与非门18所输出的负单触发脉冲，向行允许信号RE和读出放大器选择信号S_SW输出正单触发脉冲。
在S_SW信号的上升沿，连接刷新用读出放大器和比特线，由M_ADD信号和RE信号选择刷新地址信号A_R1的字信号Ref_Word，开始刷新的读出动作。选择字信号Ref_Word之后，由延时电路39、反相器40、延时电路41、与非门42、反相器42、n沟道晶体管44和反相器45、46，等待读出所必要的时间(延时电路39中设定的时间)后，使刷新用读出放大器允许信号R_SE变为“H”电平，进行读出·放大。读出放大器允许信号R_SE为了在数据回写到存储单元之前保持读出放大器内的数据，由反相器45、46来保持为“H”电平。
在刷新用读出放大器内保持数据并读出放大器选择信号S_SW变为“L”电平时刻，即使是存储单元内的数据被破坏，也没有问题。因此，由延时电路56在保持数据的时间之前，延时与非门42所输出的负单触发脉冲，由与非门57在预充电信号PE产生正单触发脉冲，进行比特线的预充电。此时，因为不进行存储单元的再写入动作，没有必要把比特线放大到VCC电平或GND电平，所以差电位小，可以缩短设定预充电。
预充电结束后，地址变化检测信号ATD变为“L”电平，锁存控制电路12的与非门产生负单触发脉冲，由反相器72、n沟道晶体管73和反相器74、75，使地址锁存信号LC变为“H”电平，进行外部输入的地址信号A1的锁存。因为地址变化检测信号ATD的正单触发脉冲的宽度调整为刷新的读出动作时间，刷新的读出动作结束后，变为锁存外部地址。即，即使存在同等于刷新读出动作时间的地址时滞，也没有问题。
地址锁存信号LC是从多路选择电路5作为M_ADD信号输出锁存电路2中锁存的地址信号L_ADD的行地址，和刷新动作同样，由RE信号的上升沿，输入地址A1的字信号Nor_Word被选择，开始读出动作。等待字信号Nor_Word被选择到读出所必要的时间(延时电路50中设定的时间)后，使读写用放大器允许信号SE变为“H”电平，进行读出·放大。
为了将读出的数据输出到输入输出端子I/O，在反相器59～61中延时列控制信号CC，使列译码器允许信号CE变为“H”电平，列译码电路8中进行锁存地址信号L_ADD的列地址的译码，输出比特线选择信号Yj，向读写总线WRB输出读出放大器中所读出的数据。因为输出缓冲允许信号CWO为“H”电平，向读写总线WRB输出的数据是输出到输入输出端子I/O。此时，图中的tAA成为地址存取时间。
字信号Nor_Word被选择期间，把由读写用放大器读出的数据回写到地址A1的存储单元后，使预充电控制信号PE变为“H”电平，进行比特线BT、BN的预充电。延时电路52调整成：存储单元的回写结束后，PE信号变为“H”电平。
另外，在列允许信号CE的下降沿，在锁存控制电路12的与非门65中产生负单触发脉冲，由反相器66、n沟道晶体管67和反相器74、75中，使地址锁存信号LC变为“L”电平，从多路选择电路5作为M_ADD输出刷新地址R_A1。
预充电动作结束后，在行控制电路13的与非门30中产生负单触发脉冲，在与非门49中使行允许信号RE变为“H”电平，由与非门31、或非门47和反相器48，使S_SW信号变为“H”电平，再度开始刷新动作。在S_SW信号的上升沿，连接刷新用读出放大器和比特线BT、BN，在RE信号的上升沿，选择刷新地址A_R1的字信号Ref_Word，向存储单元写入刷新用读出放大器内保持的数据。
如果存储单元的数据写入动作结束，则在与非门35中产生负单触发脉冲，由反相器36、n沟道晶体管37和反相器45、46使读出放大器允许信号R_SE变为“L”电平，使读出放大器变为非激活状态，在与非门57中，使PE信号变为“H”电平，进行比特线的预充电，结束刷新动作。
此时，进行刷新的地址A_R1和进行读出的地址A1一致时，会产生问题。即，刷新的读出动作时，已经破坏存储单元数据，如果从读写用放大器读出数据，就变为误动作，因此，有必要输出保持在刷新用读出放大器的数据。因此，准备如图4所示的比较刷新地址和读出地址的地址比较电路15，在这些地址一致时，使地址比较信号HIT变为“H”电平，把刷新用读出放大器连接在读写总线WRB，输出保持放置的数据。
下面，根据图7的时序图，说明刷新请求信号REF1为“H”电平时，外部地址信号ADD变化时的写入动作。
如果地址信号ADD变化，和读出动作同样，在地址变化检测信号ATD中产生正单触发脉冲，因为刷新请求信号REF1为“H”电平，由地址变化检测信号ATD的上升沿，在行控制电路13，在行允许信号RE和读出放大器选择信号S_SW中产生正单触发脉冲，选择刷新地址A_R1的字信号Ref_Word，开始刷新的读出动作。
行控制电路13的由延时电路19、或非门20和反相器21所组成的电路是在地址变化检测信号ATD变为“H”电平之前，即使写入允许信号/WE变为“L”电平，也可以防止产生行允许信号RE所产生的一系列写入信号的电路。由此，即使写入允许信号/WE变化为“L”电平，反相器21的输出变化为“L”电平的时间可以延时到延时电路19中设定的时间。
另外，在刷新的读出动作中，因为反相器22的输出为“L”电平，即使反相器21的输出变为“L”电平，与非门25的输出保持在“H”电平。因此，不开始外部供给的地址A1的写入动作。
如果刷新的读出动作结束，由地址变化检测信号ATD的下降沿，与非门25的输出变为“L”电平，和读出动作同样，在行允许信号RE中产生正单触发脉冲，选择输入地址A1的字信号Nor_Word，开始写入动作。选择字信号Nor_Word之后，使读写用放大器允许信号SE变为“H”电平，进行读出·放大。
为了半导体存储装置的外部供给到输入输出端子I/O的数据写入到存储单元，从I/O缓冲器10的输入缓冲电路，把数据存入到读写总线WRB，使列允许信号CE变为“L”电平，在列译码电路8中进行锁存地址L_ADD的列地址L_ADDn的译码之后，输出比特线选择信号Yj，经由读出放大器，读写总线WRB的数据写入到存储单元。因为写入数据是相对于写入允许信号/WE的上升沿从半导体存储装置的从外部供给的，写入允许信号/WE为“L”电平期间，使行允许信号RE保持为“H”电平，而进行写入。
如果写入允许信号/WE变为“H”电平，使与非门25的输出变为“H”电平、使行允许信号RE变为“L”电平、使读出放大器允许信号SE变为“L”电平、列允许信号CE变为“L”电平、地址锁存信号LC变为“L”电平而结束写入动作。如果与非门25的输出变为“H”电平，在与非门30中产生负单触发脉冲，选择刷新地址A_R1的字信号Ref_Word，和读出动作同样，进行刷新的写入动作。
当进行刷新的地址A_R1和进行写入的地址A1一致时，如果把数据写入到存储单元之后进行刷新用读出放大器内的数据的回写，就替换成旧的数据。因此，写入动作时，如果地址比较信号HIT为“H”电平，则连接刷新用读出放大器和读写总线WRB，改写保持的数据，在刷新的写入动作中把数据写入到存储单元的话，就没有问题。
下面，根据图8的时序图说明从刷新控制信号REF1上升为“H”电平开始到经过给定的延时时间为止，从外部不给予产生地址变化检测信号ATD的触发时的动作。
如果刷新请求信号REF1变为“H”电平，由于延时刷新请求信号REF1上升沿的信号，启动刷新控制电路4内的脉冲产生电路，向刷新请求信号REF2输出负单触发脉冲。由刷新请求信号REF2的下降沿，从行控制电路13的与非门49向行允许信号RE输出正单触发脉冲，从与非门38、或非门47、或非门48向读出放大器选择信号S_SW输出正单触发脉冲。由于M_ADD信号和RE信号，选择刷新地址的字信号Ref_Word，开始读出动作。
选择字信号Ref_Word以后，等待读出所必要的时间，使刷新用读出放大器允许信号R_SE变为“H”电平，进行读出·放大。到将数据回写到存储单元为止，为了保持读出放大器内数据，读出放大器允许信号R_SE保持为“H”电平。如果读出结束，在预充电信号PE中产生正单触发脉冲，进行比特线的预充电。
接着，向刷新请求信号REF2输出负单触发脉冲之后，到经过给定的延时时间为止，从外部不给予产生地址变化检测信号ATD的触发时，用延时刷新请求信号REF2下降沿的信号，启动脉冲产生电路，向刷新请求信号REF3输出负单触发脉冲。由刷新请求信号REF2的负单触发脉冲，从行控制电路13的与非门49向行允许信号RE输出正单触发脉冲，从与非门31、或非门47和反相器48向读出放大器选择信号S_SW输出正单触发脉冲。
由M_ADD信号和RE信号，选择刷新地址的字信号Ref_Word，开始刷新的写入动作。刷新用读出放大器内保持的数据写入到存储单元，使读出放大器允许信号R_SE变为“L”电平，在预充电信号PE中，产生正单触发脉冲，进行比特线的预充电，结束刷新动作。
另外，从刷新请求信号REF2中产生负单触发脉冲之后到经过给定的延时时间为止，从外部给予产生地址变化检测信号ATD的触发时，变为图9所示的时序图。由刷新请求信号REF2的下降沿，开始刷新的读出动作后地址信号有变化时，由地址变化检测电路3向地址变化检测信号ATD产生正单触发脉冲。另外，在刷新请求信号REF2中产生负单触发脉冲时刻，因为刷新请求信号REF1复位，从地址变化检测信号ATD的上升沿开始的刷新的读出动作不会进行，因此，该读出动作和在刷新请求信号REF2的下降沿而开始的刷新读出动作不会冲突。
地址变化检测信号ATD的下降沿之后，和刷新请求信号REF1为“H”电平时的情形同样，进行外部供给的地址A2的读出动作。因为地址变化检测信号ATD的正单触发脉冲宽度设定为刷新动作结束时间，该读出动作也不会和刷新的读出动作冲突。
在从外部供给的地址A2的读出动作结束后，进行向刷新地址A_R1回写刷新用读出放大器内保存的数据的回写动作。此时，因为刷新请求信号REF2中产生负单触发脉冲之后产生地址变化检测信号ATD，在刷新请求信号REF3中不会产生负单触发脉冲。另外，虽然省略详细的说明，从刷新请求信号REF3中产生负单触发脉冲之后到经过给定的延时时间为止，从外部给予产生地址变化检测信号ATD的触发时，刷新的写入动作结束后，也同样进行外部地址的读出动作。因为外部地址的读出·写入动作有可能产生在刷新的读出动作后或写入动作后的某一个时间，有必要把地址变化检测信号ATD的正单触发脉冲宽度设定成刷新的读出动作/写入动作中的晚的一方结束的时间。
如上所述，利用刷新用读出放大器和地址比较电路，不破坏存储单元的数据而可以中断刷新动作，刷新动作的途中可以进行读出·写入动作。
图10是表示本发明的第二实施例的读出放大器·开关电路构成的电路图，图11是表示第二实施例的行控制电路构成的电路图。
图10是在刷新动作中读出的数据的保存中，使用SRAM单元来替换读出放大器时的读出放大器·开关电路9A的构成图，由读出放大器96、SRAM存储单元97、开关电路98、预充电电路99、列开关电路910和与非门911、912、913所构成。
读出放大器96是刷新和读出·写入公用的读出放大器。开关电路98是连接比特线和读出放大器的开关电路。SRAM存储单元97是全CMOS型SRAM存储单元或高电阻型SRAM存储单元，与非门913的输出连接在SRAM存储单元97的传输门。
图11的行控制电路是刷新动作和外部地址的读出·写入动作中，由行允许信号RE的上升沿而产生读出放大器激活信号SE，由行允许信号RE的下降沿而产生预充电信号PE的电路所构成。
对第二实施例的动作进行说明。首先，刷新的读出动作时，因为地址锁存信号LC为“L”电平，与非门911的输出为“H”电平，利用开关电路98连接比特线和读出放大器96，进行从DRAM存储单元的读出。如果开始刷新动作，S_SW信号变为“H”电平，只等待读出所必要的时间，读出放大器允许信号SE变为“H”电平，被读出·放大。与此同时，由R_SE的上升沿，与非门912的输出变为“L”电平，因为与SRAM存储单元97的传输门连接的与非门913的输出变为“H”电平，经由读出放大器96，进行SRAM存储单元的数据写入。
刷新的写入动作时，因为R_SE信号保持在“H”电平，由S_SW信号的上升沿，使与非门913的输出变为“H”电平，变为选择SRAM存储单元的传输门的状态，把SRAM存储单元的数据输出到比特线，在SE信号的上升沿，进行读出·放大之后，把数据写入在DRAM的存储单元。
外部输入地址的读出·写入动作时，利用开关电路98连接比特线和读出放大器96，进行从DRAM存储单元的读出和向DRAM存储单元的写入。但是，刷新地址R_ADD和锁存地址的行地址L_ADDm一致时，利用地址比较信号HIT使开关电路98变为非选择状态，不是DRAM存储单元而是从SRAM存储单元读出和进行向SRAM存储单元的写入。写入时，由刷新的写入动作进行DRAM存储单元的写入。
如上所述，刷新动作中所读出数据的保存中，由于使用了SRAM存储单元，和使用读出放大器的情形相比，可以做到芯片尺寸小。
如同第一实施例和第二实施例，如果分离刷新动作，有必要两次进行字选择或预充电动作，由于该动作，增加电力消耗。虽然也取决于存储单元阵列的结构、容量和处理过程条件，一个刷新周期为数ms(毫秒)至数十ms(毫秒)，由地址ADD或芯片选择信号/CS变化而在地址变化检测信号ATD中每一次产生单触发脉冲时，没有必要进行刷新动作。一个刷新周期的电力消耗在数十μA至百μA，和读出·写入时的消耗电流十mA比较，不成大的问题。
但是，因为不进行读出·写入动作时的等待状态的消耗电力相当于一个刷新周期的电力消耗，变为增加。为了削减等待状态的消耗电力，利用芯片选择信号/CS的等待状态中，切换延时电路，以便从产生刷新请求信号REF2的负单触发脉冲到产生刷新请求信号REF3为止的时间变短，如图13的时序图所示，产生刷新请求信号REF2、REF3而在行允许信号中不两次产生正单触发脉冲。
通过按照成为图12所示时序图那样构成行控制电路，不产生刷新的读出动作后的预充电信号PE，因此，不会引起由于预充电动作的数据破坏而可以进行刷新动作。因为等待状态中，可以不分离而进行刷新动作，一个刷新周期内的字选择或预充电动作变为一次，可以削减电力消耗。
根据本发明可以获得如下效果。
(1)通过把存储单元的刷新动作分离为读出动作和写入动作，刷新的读出动作后进行外部地址的读出时，把读出时间可以加快刷新写入所必要的时间部分，刷新的写入动作后进行外部地址的读出时，把读出时间可以加快刷新读出所必要的时间部分。例如，自刷新时间为20ns而读出时间为10ns、写入时间为10ns、读出·写入后的预充电均为2ns时，读出时间加快8ns。
(2)由于刷新动作可以在读出·写入动作之前开始，没有了从地址信号变化到确定写入允许信号为止的限制。
(3)通过在刷新的读出动作后的保存上使用SRAM存储单元，可以缩小芯片尺寸。
(4)等待状态中，通过控制成不分离刷新的读出动作和写入动作，等待状态的字选择或预充电动作的电流消耗可以削减数十μA。
(5)通过分离刷新动作而加快的读出时间可以分配给刷新动作的读出时间和刷新动作的写入时间，由于存储单元的读出边界放大和写入效率(恢复效率)的提高，可以加长刷新时间周期，因此，可以削减电流消耗。
虽然根据上述实施例说明了本发明，但本发明并不限定于此，在不脱离本发明的精神和范围的情况下可以由熟练的技术人员容易进行各种改进和变更。