锁相环时钟数据恢复器用电荷泵装置.pdf

本发明涉及一种锁相环时钟数据恢复器用电荷泵装置，该电荷泵在传统电荷泵基础上通过调整上下拉电流源之间的电流关系，改变下拉电流源的拓扑结构实现了电流上下拉通路可同时复用为电压跟随器的功能，消除了环路切换和电荷共享在振荡器控制电压上引起的抖动，不需要额外的电压跟随运放；该电荷泵的控制开关均采用同种类型的MOS管实现，消除了开关失配对恢复时钟相位的影响；同时，该电荷泵的充放电电流由振荡器控制电压控制，不需要额外的基准源，随振荡器频率而动态改变的充放电电流使该电荷泵可用于构建自适应带宽路。

1.  锁相环时钟数据恢复器用电荷泵装置，包括有装置盒体，所述的盒体内设置有电源与接地接口，其特征在于：所述的装置盒体内设置有电流偏置组件(1)，所述电流偏置组件(1)至少设置有三组输出端口，包括第一偏置输出端口、第二偏置输出端口和第三偏置输出端口，所述三组输出端口连接主充放电组件(2)和副充放电组件(3)，所述的主充放电组件(2)和副充放电组件(3)的输出端相连并通过输出端连接控制开关(S3)连接至输出端口(7)，所述的输出端口(7)连接有压控振荡器，所述的主充放电组件(2)与副充放电组件(3)的输入均连接至鉴相器，所述电流偏置组件(1)设有独立电流支路组件，包括主独立电路电流支路组件(5)和副独立电路电流支路组件(6)，分别提供NMOS管(Mb3)和PMOS管(Mb2)所需的偏置电压。

2.  根据权利要求1所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：所述的第一偏置输出端口由PMOS管(Mb1)、PMOS管(Mb7)的栅极相连接构成，所述的第二偏置输出端口由PMOS管(Mb2)、PMOS管(Mb5)的栅极相连接，所述的第三偏置输出端口由NMOS管(Mb3)、NMOS管(Mb8)的栅极相接构成，所述PMOS管(Mb1)的漏极与PMOS管(Mb2)的源极连接，所述NMOS管(Mb3)的漏极与PMOS管(Mb2)的漏极相接并连至PMOS管(Mb1)的栅极，所述NMOS管(Mb4)的漏极连接NMOS管(Mb3)的源级，所述PMOS管(Mb5)的漏极与栅极相接并接连至NMOS管(Mb6)的漏极，所述NMOS管(Mb8)的漏极与栅极相接并连至PMOS管(Mb7)的漏极，所述PMOS管(Mb1)、PMOS管(Mb5)、PMOS管(Mb7)的源极接电源，所述NMOS管(Mb4)、NMOS管(Mb6)、NMOS管(Mb8)的源极接地，NMOS管(Mb4)、NMOS管(Mb6)的栅极与输出端口(7)连接。

3.  根据权利要求1所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：所述的主充放电组件(2)连接鉴相器的输出UP端口和UPB端口，所述的主充放电组件(2)采用PMOS管(M1)、PMOS管(M2)、PMOS管(M3)、PMOS管(M4)、PMOS管(M5)，NMOS管(M6)、NMOS管(M7)、NMOS管(M8)、NMOS管(M9)、NMOS管(M10)、NMOS管(M11)相连接构成，所述主充放电组件(2)的连接通路中设置有主控制开关(S1)和副控制开关(S2)，所述PMOS管(M1)的源极连接电源，所述PMOS管(M1)的漏极与所述PMOS管(M3)的源极连接并连接至所述PMOS管(M2)的源极，所述PMOS管(M3)的漏极与所述PMOS管(M5)的源极连接，所述PMOS管(M5)的漏极与所述PMOS管(M10)的漏极相连接并通过输出控制开关(S3)连接至输出端口(7)，所述PMOS管(M11)的漏极连接所述PMOS管(M10)的源极，所述PMOS管(M11)的栅极连接输出端口(7)，所述PMOS管(M4)的源极与所述PMOS管(M2)的漏极相连接，所述NMOS管(M8)的漏极与所述PMOS管(M4)的漏极相连接并连接至所述NMOS管(M9)的栅极，所述NMOS管(M9)的漏极与所述NMOS管(M8)的源极相连接，所述NMOS管(M6)的漏极与所述NMOS管(M7)的栅极相连接并通过副控制开关(S2)连接至所述NMOS管(M8)的漏极，所述NMOS管(M6)的源极与所述NMOS管(M7)的漏极连接，所述PMOS管(M1)的栅极连接至电流偏置组件（1）的第一输出端口，所述PMOS管(M2)的栅极和PMOS管(M3)的栅极相连并连接至电流偏置组件(1)的第二偏置输出端口，所述NMOS管(M8)的栅极、所述NMOS管(M6)的栅极、所述NMOS管(M10)的栅极相连并连接至电流偏置组件(1)的第三偏置输出端口，所述PMOS管(M4)的栅极、所述PMOS管(M5)的栅极分别连接至鉴相器的一对反相输出UP端口和UPB端口，所述NMOS管(M7)、NMOS管(M9)、NMOS管(M11)的源级接地，所述主控制开关(S1)连接所述PMOS管(M4)的漏极和PMOS管(M5)的漏极。

4.  根据权利要求3所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：所述NMOS管（M6）、NMOS管（M8）、NMOS管（M10）的宽长比相同，NMOS管（M7）、NMOS管（M9）、NMOS管（M11）的宽长比相同。

5.  根据权利要求1所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：所述的电流支路组件(4)至少包括PMOS管(Mb1)、PMOS管(Mb2)、NMOS管(Mb3)、NMOS管(Mb4)相连接构成，所述电流支路组件(4)的支路电流受输出端口(7)的电压控制，所述PMOS管(M1)的漏极电流按一定的比例镜像支路电流，NMOS管(M11)的漏极电流与支路电流成比例。

6.  根据权利要求1所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：所述的副充放电组件(3)构造与主充放电组件(2)一致，所述副充放电组件(3)的PMOS管(M4b)，PMOS管(M5b)的栅极分别连接鉴相器的DNB输出口和DN端口，所述接鉴相器的DNB输出口和DN端口互为反相。

7.  根据权利要求1所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：所述的时钟数据恢复器工作于锁相环路时，主充放电组件(2)和副充放电组件(3)均复用为电压跟随器，主充放电组件(2)和副充放电组件(3)的输出电压跟随压控振荡器的控制电压。

8.  根据权利要求1所述的锁相环时钟数据恢复器用电荷泵装置，其特征在于：当时钟数据恢复器工作于相位跟踪环路时，主充放电组件（2）和副充放电组件（3）均可与电流偏置组件（1）构成单位增益运放，消除了主充放电组件（2）和副充放电组件（3）内部节点与输出端口7的电荷共享。

锁相环时钟数据恢复器用电荷泵装置
技术领域
本发明涉及一种电荷泵装置，尤其涉及一种锁相环时钟数据恢复器用电荷泵装置。
背景技术
时钟数据恢复器广泛的应用于高速串行数据传输系统的接收端，它从串行数据中恢复出正确的采样时钟，基于锁相环路（Phase locked loop，PLL）的时钟数据恢复器的应用最为广泛，这种类型的时钟数据恢复器由两条环路构成：频率合成环路即锁相环路和相位跟踪环路，工作原理是先产生适当的频率再进行相位跟踪。关于时钟数据恢复器的架构和应用请参看Ming-ta Hsieh等人发表在国际电气工程师协会期刊Circuits and Systems Magazine上的文章Architectures For Multi-gigabit Wire-linked Clock and Data Recovery。
一种基于锁相环路的时钟数据恢复器的原理如图1所示，它由锁相环路和相位跟踪环路组成。锁相环路由鉴频鉴相器，电荷泵A，环路滤波器，压控振荡器和分频器构成，用于产生对数据采样所需要的频率；相位跟踪环路在压控振荡器频率锁定后开始工作，它使恢复的时钟相位随输入数据相位的变化而变化，相位跟踪环路由鉴相器，电荷泵B，滤波器，压控振荡器构成，锁相环路和相位跟踪环路复用滤波器和压控振荡器。
频率锁定过程中，电荷泵A对压控振荡器的控制电压Vctrl充放电，此时，电荷泵B的输出悬空，输出电位具有较大的随意性，频率锁定后，Vctrl由电荷泵A切换到电荷泵B，切换过程中Vctrl会出现波动，如果波动较大，压控振荡器输出的时钟频率会发生较大的改变，导致相位跟踪环路的使能无法打开，环路又切换回锁相环路进行频率锁定。这样，系统会在两个环路之间不断地切换，压控振荡器输出的时钟相位无法跟踪输入数据相位的变化，无法采出正确的数据。因此，在锁相环路频率接近锁定的过程中，电荷泵B的输出电压需要跟随Vctrl的变化。
电荷和共享是电荷泵设计需要关注的话题，一种简单的电荷泵电路如图2（a）所示，PMOS管M1、PMOS管M2为开关管，控制电流源对Vctrl的充、放电，电流源的充、放电电流相等。当上拉管PMOS管M1关断时，PMOS管M1的源极会被上拉电流源I1充到较高的电位，PMOS管M1管再次导通时，其源极和漏极之间会发生电荷共享，电荷共享使Vctrl的电位有较大瞬时跳变。对相位跟踪环路，电荷泵对压控振荡器的调节可以分离为比例路径和积分路径（参见美国专利，专利号：US2001/0156777），比例路径用于产生较大的瞬时相位，跟踪输入数据抖动的高频分量，在UP端口和DN端口调节结束后即消失。对于RC滤波器而言，比例路径相当于电阻对电荷泵电流的响应，积分路径相当于电容对电荷泵电流的响应。相位跟踪环路设计时，积分路径和比例路径对压控振荡器频率调节的比例是重要的设计参数：比例路径比例偏大会造成Hunting抖动增大；比例路径偏小会使系统发生Slew-Rate，系统对输入相位跟踪能力减弱。关于积分路径和比例路径对时钟数据恢复器相位跟踪的影响请参看国际电气工程师协会出版的 Phase-Locking In High Performace Systems中的文章Designing Bang-Bang PLLs for Clock and Date Recovery in Serial Date Transmission Systems。图3示出了电荷泵对低通滤波器充电时电阻、电容对Vctrl电位的贡献，由图3可知，电荷共享相当于改变了比例路径的调节强度，具体表现在：当电荷泵上拉时，电荷共享增加了比例路径的调节强度，系统的Hunting抖动增加；当电荷泵下拉时，电荷共享减小了比例路径的调节强度，系统的跟踪能力减弱。
一种改进的电荷泵电路如图2（b）所示， PMOS管M1关断后，PMOS管M3导通，单位增益运放使PMOS管M3的漏极电压跟随PMOS管M1漏极电压，PMOS管M1再次打开时，PMOS管M1源极和漏极之间不会出现电荷共享，同理，PMOS管M2由关断变为导通时，其源极和漏极之间也不会出现电荷共享，图2（b）中上拉电流源和下拉电流源电流大小相等，且使用了运放构成电压跟随器。
图1中，鉴相器是Hogge型鉴相器或Alexander型鉴相器，用于比较数据相位和时钟相位之间的超前、滞后关系，产生电荷泵B充、放电的控制信号。当数据相位超前时，鉴相器输出信号加快压控振荡器的频率，使时钟相位“追上”数据相位，当数据相位滞后时，鉴相器输出信号减慢压控振荡器的频率，使时钟和数据之间的误差相位减小。当数据没有跳变时，即出现连续的0或1，此时鉴相器无法比较输入数据和压控振荡器之间的相位关系，压控振荡器处于频率保持模式：Alexzander型鉴相器将会产生控制信号同时打开并同时关断电荷泵B的充放电开关，Vctrl上不会累积电荷，Vctrl电位保持不变；Hogge型鉴相器先对Vctrl充电再放电，由于充电和放电的电荷相等，Vctrl的平均电位保持一定。
图2（a）和图2（b）所示的电荷泵分别使用了PMOS晶体管作为上拉开关，NMOS晶体管作为下拉开关，不同类型晶体管的物理特性不同，对于采用Alexander型鉴相器构成的环路，相位跟踪环路处于频率保持模式时，PMOS晶体管和NMOS晶体管之间的失配和偏差会使Vctrl电位发生改变，造成压控振荡器的频率产生误差，误差频率使时钟的相位累积，从而偏离理想的采样窗口，保持模式结束时，恢复的时钟会产生误采样。开关管失配对由Hogge型鉴相器构成的相位跟踪环的影响已发表在美国专利US5945855中。
片上系统会集成超大规模的数字模块和接口模块，数字模块逻辑门的高速切换会在电源和地上引入较大的噪声，噪声会在电荷泵的充电和放电电流源之间引入失配电流，影响时钟数据恢复系统的相位跟踪。
综上所述，基于锁相环路的高性能时钟数据恢复器的电荷泵设计需要综合考虑环路切换，电荷共享，开关失配，电源噪声等因素。
发明内容
本发明的目的就是为了解决现有技术中存在的上述问题，提供一种锁相环时钟数据恢复器用电荷泵装置。
本发明的目的通过以下技术方案来实现：
锁相环时钟数据恢复器用电荷泵装置，包括有装置盒体，所述的盒体内设置有电源与接地接口，其中：所述的装置盒体内设置有电流偏置组件(1)，所述电流偏置组件(1)至少设置有三组输出端口，包括第一偏置输出端口、第二偏置输出端口和第三偏置输出端口，所述三组输出端口连接主充放电组件(2)和副充放电组件(3)，所述的主充放电组件(2)和副充放电组件(3)的输出端相连并通过输出端连接控制开关(S3)连接至输出端口(7)，所述的输出端口(7)连接有压控振荡器，所述的主充放电组件(2)与副充放电组件(3)的输入均连接至鉴相器，所述电流偏置组件(1)设有独立电流支路组件，包括主独立电路电流支路组件(5)和副独立电路电流支路组件(6)，分别提供NMOS管(Mb3)和PMOS管(Mb2)所需的偏置电压。
上述的锁相环时钟数据恢复器用电荷泵装置，其中：所述的第一偏置输出端口由PMOS管Mb1、PMOS管Mb7的栅极相连接构成，所述的第二偏置输出端口由PMOS管Mb2、PMOS管Mb5的栅极相连接，所述的第三偏置输出端口由NMOS管Mb3、NMOS管Mb8的栅极相接构成，所述PMOS管Mb1的漏极与PMOS管Mb2的源极连接，所述NMOS管Mb3的漏极与PMOS管Mb2的漏极相接并连至PMOS管Mb1的栅极，所述NMOS管Mb4的漏极连接NMOS管Mb3的源级，所述PMOS管Mb5的漏极与栅极相接并接连至NMOS管Mb6的漏极，所述NMOS管Mb8的漏极与栅极相接并连至PMOS管Mb7的漏极，所述PMOS管Mb1、PMOS管Mb5、PMOS管Mb7的源极接电源，所述NMOS管Mb4、NMOS管Mb6、NMOS管Mb8的源极接地，NMOS管Mb4、NMOS管Mb6的栅极与输出端口连接。
进一步地，上述的锁相环时钟数据恢复器用电荷泵装置，其中：所述的主充放电组件(2)连接鉴相器的输出UP端口和UPB端口，所述的主充放电组件(2)采用PMOS管(M1)、PMOS管(M2)、PMOS管(M3)、PMOS管(M4)、PMOS管(M5)，NMOS管(M6)、NMOS管(M7)、NMOS管(M8)、NMOS管(M9)、NMOS管(M10)、NMOS管(M11)相连接构成，所述主充放电组件(2)的连接通路中设置有主控制开关(S1)和副控制开关(S2)，所述PMOS管(M1)的源极连接电源，所述PMOS管(M1)的漏极与所述PMOS管(M3)的源极连接并连接至所述PMOS管(M2)的源极，所述PMOS管(M3)的漏极与所述PMOS管(M5)的源极连接，所述PMOS管(M5)的漏极与所述PMOS管(M10)的漏极相连接并通过输出控制开关(S3)连接至输出端口(7)，所述PMOS管(M11)的漏极连接所述PMOS管(M10)的源极，所述PMOS管(M11)的栅极连接输出端口(7)，所述PMOS管(M4)的源极与所述PMOS管(M2)的漏极相连接，所述NMOS管(M8)的漏极与所述PMOS管(M4)的漏极相连接并连接至所述NMOS管(M9)的栅极，所述NMOS管(M9)的漏极与所述NMOS管(M8)的源极相连接，所述NMOS管(M6)的漏极与所述NMOS管(M7)的栅极相连接并通过副控制开关(S2)连接至所述NMOS管(M8)的漏极，所述NMOS管(M6)的源极与所述NMOS管(M7)的漏极连接，所述PMOS管(M1)的栅极连接至电流偏置组件（1）的第一输出端口，所述PMOS管(M2)的栅极和PMOS管(M3)的栅极相连并连接至电流偏置组件(1)的第二偏置输出端口，所述NMOS管(M8)的栅极、所述NMOS管(M6)的栅极、所述NMOS管(M10)的栅极相连并连接至电流偏置组件(1)的第三偏置输出端口，所述PMOS管(M4)的栅极、所述PMOS管(M5)的栅极分别连接至鉴相器的一对反相输出UP端口和UPB端口，所述NMOS管(M7)、NMOS管(M9)、NMOS管(M11)的源级接地，所述主控制开关(S1)连接所述PMOS管(M4)的漏极和PMOS管(M5)的漏极。
更进一步地，述的锁相环时钟数据恢复器用电荷泵装置，其中：所述NMOS管（M6）、NMOS管（M8）、NMOS管（M10）的宽长比相同，NMOS管（M7）、NMOS管（M9）、NMOS管（M11）的宽长比相同。
更进一步地，述的锁相环时钟数据恢复器用电荷泵装置，其中：NMOS管M6、M8、M10的宽长比相同，NMOS管M7、M9、M11的宽长比相同。
更进一步地，上述的锁相环时钟数据恢复器用电荷泵装置，其中：所述的电流支路组件至少包括PMOS管Mb1、PMOS管Mb2、NMOS管Mb3、NMOS管Mb4相连接构成，所述电流支路组件的支路电流Icp受输出端口7的电压Vctrl控制，所述PMOS管M1的漏极电流按一定的比例镜像支路电流Icp，NMOS管M11的漏极电流与支路电流Icp成比例，且 PMOS管M1的漏极电流是NMOS管漏极电流的2倍。具体来说，比例关系的最终目的是为了实现2倍的关系，M1的电流可以是Icp的2,4,8,……对应的M11的电流可以是1,2,，4……N倍。
更进一步地，上述的锁相环时钟数据恢复器用电荷泵装置，其中：所述的副充放电组件构造与主充放电组件一致，所述副充放电组件的PMOS管M4b、 PMOS管M5b的栅极分别连接鉴相器的DNB输出口和DN端口，所述接鉴相器的DNB输出口和DN端口互为反相。
更进一步地，上述的锁相环时钟数据恢复器用电荷泵装置，其中：所述的时钟数据恢复器工作于锁相环路时，主充放电组件和副充放电组件均复用为电压跟随器，主充放电组件和副充放电组件的输出电压跟随压控振荡器的控制电压Vctrl。
再进一步地，上述的锁相环时钟数据恢复器用电荷泵装置，其中：所述的时钟数据恢复器工作于相位跟踪环路时，主充放电组件和副充放电组件均可与电流偏置组件构成单位增益运放，消除了主充放电组件和副充放电组件内部节点与所述输出端口之间的电荷共享。
本发明技术方案的优点主要体现在：电荷泵装置可以构成有效的电荷泵电路，可以稳定实现传统电荷泵电路的充电、放电和保持功能。同时，拥有较佳的相位跟踪工作状态，当时钟数据恢复器工作于锁相环路时，主充放电组件和副充放电组件自身均可复用为电压跟随器，两者的输出跟随压控振荡器的控制电压，锁相环路能正常切换到相位跟踪环路。当时钟数据恢复器工作于相位跟踪环路时，主、副充放电组件均可与电流偏置组件复用成单位增益运放，消除了电荷共享，不需要额外的设计运放，减小了电路设计的复杂性。同时，主、副放电组件、电流偏置组件均包含高电源抑制比的共源共栅结构，避免了电源和地上噪声对电荷泵输出电流的影响。本发明提出的电荷泵电路的充放电电流均由压控振荡器的控制电压偏置，可用于自适应带宽的相位跟踪环路中，同时充放电开关由同种类型的MOS管构成，消除了开关失配。
附图说明
图1是背景技术中锁相环时钟数据恢复器架构示意图。
图2a、2b是背景技术的两种传统电荷泵电路示意图。
图3是背景技术中滤波器电容、电阻对振荡器控制电压的贡献示意图。
图4是锁相环时钟数据恢复器用电荷泵装置的电路构造示意图。
图5是时钟数据恢复器工作于本发明的锁相环路时主充放电单元工作原理图。
图6是时钟数据恢复器工作本发明的于锁相环路时主充放电单元的仿真波形。
图7是主充放电组件和电流偏置组件复用为单位增益运放的原理示意图。
具体实施方式
如图4～7所示的锁相环时钟数据恢复器用电荷泵装置，包括有装置盒体，在盒体内设置有电源与接地接口，其与众不同之处在于：本发明所采用的装置盒体内设置有电流偏置组件1。具体来说，该电流偏置组件1至少设置有三组输出端口，包括第一偏置输出端口、第二偏置输出端口和第三偏置输出端口，三组输出端口连接主充放电组件2和副充放电组件3，主充放电组件2和副充放电组件3的输出端相连并通过输出端连接控制开关S3连接至输出端口7。同时，输出端口7连接有压控振荡器，主充放电组件2与副充放电组件3内均连接至鉴相器，该电流偏置组件1设有独立电流支路组件，包括独立电流支路组件5和独立电流支路组件6，分别提供NMOS管Mb3和PMOS管Mb2所需的偏置电压。
就本发明一较佳的实施方式来看，采用的第一偏置输出端口由PMOS管Mb1、PMOS管Mb7的栅极相连接构成，第二偏置输出端口由PMOS管Mb2、PMOS管Mb5的栅极相连接，第三偏置输出端口由NMOS管Mb3、NMOS管Mb8的栅极相接构成。
同时，PMOS管Mb1的漏极与PMOS管Mb2的源极连接，NMOS管Mb3的漏极与PMOS管Mb2的漏极相接并连至PMOS管Mb1的栅极， NMOS管Mb4的漏极连接NMOS管Mb3的源级。并且， PMOS管Mb5的漏极与栅极相接并接连至NMOS管Mb6的漏极。NMOS管Mb8的漏极与栅极相接并连至PMOS管Mb7的漏极。并且，考虑到供能的需要 PMOS管Mb1、PMOS管Mb5、PMOS管Mb7的源极接电源， NMOS管Mb4、NMOS管Mb6、NMOS管Mb8的源极接地，NMOS管Mb4、NMOS管Mb6的栅极与输出端口7连接。
进一步来看，主充放电组件2连接鉴相器的输出UP端口和UPB端口，主充放电组件2采用PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5，NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11相连接构成。同时，主充放电组件2的连接通路中设置有主控制开关S1和副控制开关S2， PMOS管M1的源极连接电源， PMOS管M1的漏极与所述PMOS管M3的源极连接并连接至所述PMOS管M2的源极， PMOS管M3的漏极与所述PMOS管M5的源极连接， PMOS管M5的漏极与所述PMOS管M10的漏极相连接并通过输出控制开关S3连接至输出端口7， PMOS管M11的漏极连接所述PMOS管M10的源极，PMOS管M11的栅极连接输出端口7。
并且，采用PMOS管M4的源极与所述PMOS管M2的漏极相连接， NMOS管M8的漏极与所述PMOS管M4的漏极相连接并连接至NMOS管M9的栅极。NMOS管M9的漏极与所述NMOS管M8的源极相连接， NMOS管M6的漏极与NMOS管M7的栅极相连接并通过副控制开关S2连接至NMOS管M8的漏极。同时，NMOS管M6的源极与NMOS管M7的漏极连接， PMOS管M1的栅极连接电流偏置组件1的第一输出端口，PMOS管M2的栅极、PMOS管M3的栅极相连并连接至电流偏置组件1的第二偏置输出端口。NMOS管M8的栅极、NMOS管M10的栅极分别相连并连接至电流偏置组件1的第三偏置输出端口。PMOS管M4的栅极、PMOS管M5的栅极作为所述电荷泵电路的输入，分别连接至鉴相器的一对反相输出UP端口和UPB端口。再者，NMOS管M7、NMOS管M9、NMOS管M11的源级接地，主控制开关S1连接所述PMOS管M4的漏极和PMOS管M5的漏极。采用的PMOS管M2、PMOS管M3的尺寸相同，并且NMOS管M6、NMOS管M8、NMOS管M10的尺寸也相同， NMOS管M7、NMOS管M9、NMOS管M11的尺寸相同。 
再进一步来看，为了实现稳定运行，同时便于在自适应带宽的相位跟踪环路中使用，采用的电流支路组件4至少包括PMOS管Mb1、PMOS管Mb2、NMOS管Mb3、NMOS管Mb4相连接构成。具体来说，电流支路组件4的支路电流Icp受输出端口7的电压Vctrl控制， PMOS管M1的漏极电流按一定的比例镜像支路电流Icp，NMOS管M11的漏极电流与支路电流Icp成比例。由此，可以设计出NMOS管M11的漏极电流等于PMOS管M1漏极电流的一半。为了便于说明本发明的实施处理过程，设置PMOS管M1、PMOS管Mb1的宽长比相同，NMOS管Mb4的宽长比等于NMOS管M11宽长比的2倍，即PMOS管M1的漏极电流与电流支路组件4的支路电流Icp相等，NMOS管M11的漏极电流是电流支路组件4的支路电流Icp的一半。PMOS管Mb2、NMOS管Mb3分别用来增加电流偏置组件1的第一偏置输出端口对电源和地的阻抗，抑制电源、地上的噪声对支路电流Icp的影响，电流支路组件5和电流支路组件6分别用来提供NMOS管Mb3和PMOS管Mb2所需的偏置电压。
结合本发明的实际使用情况来看，副充放电组件3构造与主充放电组件2一致。同时，副充放电组件3的PMOS管M4b， PMOS管M5b的栅极分别连接鉴相器的DNB输出口和DN端口，接鉴相器的DNB输出口和DN端口互为反相。时钟数据恢复器工作于锁相环路时，主充放电组件2和副充放电组件3均复用为电压跟随器，主充放电组件2和副充放电组件3的输出电压跟随压控振荡器的控制电压Vctrl。
同时，采用本发明构成的电荷泵电路的充放电开关均由PMOS管构成，消除了开关失配。并且，电荷泵的充放电电流均由Vctrl动态偏置，可用在自适应带宽的时钟数据恢复器中。由于副充放电组件3和主充放电组件2结构完全相同，为了叙述的方便，下面仅分析主充放电组件2复用为电压跟随器的原理。
进一步结合本发明的实际工作状态来看，当时钟数据恢复器工作于锁相环路时，开关S3断开，电荷泵不对Vctrl充放电，主充放电组件2的开关S1闭合、S2断开，UP端口和UPB端口中总有一个处于低电平。因此，PMOS管M4、PMOS管M5总有一个处于导通状态，充放电组件2可等效为图5所示的结构。具体来说，PMOS管M2（M3）用于等效PMOS管M2、PMOS管M3，PMOS管M2（M3）的宽长比是PMOS管M2、PMOS管M3宽长比之和。同时，PMOS管M4（M5）用于等效主充放电组件2中PMOS管M4、PMOS管M5，PMOS管M4（M5）总是开启。
这样，由于NMOS管M11的漏极电流是PMOS管M1漏极电流的一半，故流过NMOS管M8、NMOS管M9支路的电流与流过NMOS管M10，NMOS管M11支路的电流相等。换句话说，NMOS管M8，NMOS管M9的漏极电流相等，NMOS管M8、NMOS管M9的尺寸相同，由MOS处于管饱和区的漏极电流方程                                               知，NMOS管M8、NMOS管M9的栅极电压相等。换句话说，在这个过程中，主充放电组件2的输出跟随Vctrl，锁相环频率锁定后，开关S3的闭合不会引起VCO频率的改变，锁相环路可以正常的切换到相位跟踪环路，图6示出了时钟数据恢复器工作于锁相环路时，主充放电组件2的输出电压Vctrl’跟踪压控振荡器的控制电压Vctrl的仿真结果。
对于不同的使用过程来看，当时钟数据恢复器工作于相位跟踪环路时，开关S3闭合，主充放电组件2的控制开关S1断开。与此同时，S2在PMOS管M4导通时闭合，PMOS管M4关断时断开。
UP端口=0时，PMOS管M5关断，PMOS管M4导通，S2闭合，NMOS管M10、NMOS管M11构成的支路对输出放电，放电电流大小为支路电流Icp/2，NMOS管M10、NMOS管M11构成共源共栅结构可以有效的抑制Vctrl电位变化而引起的NMOS管M11漏极电流的变化，使NMOS管M11、PMOS管M1漏极电流的比例更加精确。PMOS管M1的漏极电流经PMOS管M2，PMOS管M4，M6，NMOS管M7，NMOS管M8，NMOS管M9到地，此时，主充放电组件2和电流偏置组件1可等效为图7所示的结构，其中NMOS管M8（M6）是NMOS管M6、NMOS管M8的等效，NMOS管M8（M6）的尺寸是NMOS管M6、NMOS管M8尺寸之和，NMOS管M9（M7）是主充放电组件2中NMOS管M7、NMOS管M9的等效，NMOS管M9（M7）的尺寸是NMOS管M7、NMOS管M9尺寸之和。图7中NMOS管Mb4、NMOS管Mb3、PMOS管Mb2、PMOS管Mb1、PMOS管M1、PMOS管M2、NMOS管M8(M6)、NMOS管M9(M7)构成差分输入单端输出的运放，运放的输入为NMOS管Mb4、NMOS管M9(M7)的栅极，运放的输出为NMOS管M8(M6)的漏极，由于NMOS管M9(M7)的栅极（运放的反相输入）与NMOS管M8(M6)的漏极（运放的输出）相连，NMOS管M8(M6)漏极（运放的输出）的电压将跟随NMOS管Mb4栅极（运放的同相输入）电压，UP端口=1时，PMOS管M5管导通，PMOS管M4关断，PMOS管M1的漏极不会与输出Vctrl之间发生电荷共享。开关S3、主充放电组件2的开关S1、副充放电组件的开关S1b可以采用锁相环路的锁定检测组件的输出控制，主充放电组件2的开关S2、副充放电组件的开关S2b可以采用锁相环路的锁定检测组件的输出作为使能，并由UP端口、DN端口控制。
下面进一步分析本发明对输出节点充电，放电，电位维持功能的实现过程。
在UP端口=1，DN端口=0时：主充放电组件2的PMOS管M3、PMOS管M5对Vctrl充电，充电电流大小为支路电流Icp。在此期间，PMOS管M10、NMOS管M11对Vctl放电，放电电流大小为支路电流Icp/2，故主充放电组件2对Vctrl充电，充电电流大小为支路电流Icp/2。副充放电组件3的PMOS管M3b、PMOS管M5b对Vctrl充电，充电电流大小为支路电流Icp，PMOS管M10b、NMOS管M11b对Vctl放电，放电电流大小为支路电流Icp/2，故副充放电组件3对Vctrl充电，充电电流大小为支路电流Icp/2。综上所述，UP端口=1，DN端口=0时，所述电荷泵对Vctrl充电，充电支路电流Icp。
在UP端口=0，DN端口=1时：主充放电组件2的PMOS管M5关断，PMOS管M10、NMOS管M11构成的支路对Vctrl放电，这个放电电流大小为支路电流Icp/2。副充放电组件3的PMOS管M5关断，PMOS管M10、NMOS管M11构成的支路对Vctrl放电，放电电流大小为支路电流Icp/2。综上所述，UP端口=0，DN端口=1时，电荷泵随对Vctrl放电，放电电流大小等于主、副充放电组件放电电流之和即支路电流Icp。
在UP端口=0、DN端口=0或UP端口=1、DN端口=1时，主充放电组件2的PMOS管M10、NMOS管M11组成的支路对Vctrl放电。在此期间，放电电流大小为支路电流Icp/2，副充放电组件3的PMOS管M10b、NMOS管M11b组成的支路也对Vctrl放电，放电电流大小为支路电流Icp/2。并且，主充放电组件2的PMOS管M3、PMOS管M5组成的支路和副充放电组件3的PMOS管M3b、PMOS管M5b组成的支路中仅有一支对Vctrl充电，充电电流大小为支路电流Icp。这样，UP端口=0、DN端口=0或UP端口=1、DN端口=1时，电荷泵不对Vctrl充放电，Vctrl电位保持。
由上述的分析可知，本发明提出的电荷泵电路可实现传统电荷泵电路的充电、放电和保持功能；当时钟数据恢复器工作于锁相环路时，主充放电组件和副充放电组件自身均可复用为电压跟随器，他们的输出跟随压控振荡器的控制电压，时钟数据恢复器能正常的切换到相位跟踪环路；当时钟数据恢复器工作于相位跟踪环路时，主、副充放电组件均可与电流偏置组件复用成单位增益运放，消除了电荷共享；主、副放电组件和电流偏置组件均包含高电源抑制比的共源共栅结构，避免了电源和地上噪声对电荷泵输出电流的影响。
通过上述的文字表述可以看出，采用本发明后，电荷泵装置可以构成有效的电荷泵电路，可以稳定实现传统电荷泵电路的充电、放电和保持功能。同时，拥有较佳的相位跟踪工作状态，当时钟数据恢复器工作于锁相环路时，主充放电组件和副充放电组件自身均可复用为电压跟随器，两者的输出跟随压控振荡器的控制电压，锁相环路能正常切换到相位跟踪环路。当时钟数据恢复器工作于相位跟踪环路时，主、副充放电组件均可与电流偏置组件复用成单位增益运放，消除了电荷共享，不需要额外的设计运放，减小了电路设计的复杂性。同时，主、副放电组件、电流偏置组件均包含高电源抑制比的共源共栅结构，避免了电源和地上噪声对电荷泵输出电流的影响。发明提出的电荷泵电路的充放电电流均由压控振荡器的控制电压偏置，可用于自适应带宽的相位跟踪环路中，同时充放电开关由同种类型的MOS管构成，消除了开关失配。
这些实施例仅是应用本发明技术方案的典型范例，凡采取等同替换或者等效变换而形成的技术方案，均落在本发明要求保护的范围之内。