非易失性半导体存储器件 【技术领域】
本发明涉及具有由可电改写的非易失性的多个存储单元构成的存储区和将电源电压升压、发生上述存储区的改写所需要的电压的升压电路的闪速存储器等非易失性半导体存储器件，还涉及安装了该非易失性存储器件的IC组件和IC卡，特别是，涉及这些器件的功耗调整功能(功率管理功能)。
背景技术
作为具有由可电改写地非易失性的多个存储单元构成的存储区的非易失性半导体存储器件的一例，例如可以举出闪速存储器。图4表示闪速存储器的代表性的单元的结构图。该单元是每个单元能够存储1位(2值)或者3值以上的数据的结构，由控制栅51、浮置栅52、源53、漏54构成，称为浮置栅型场效应晶体管。另外，源53是对某一定数量(例如，一个块)的存储单元共同设置的。如图5所示，存储器阵列(存储器阵列块)被构成为将n×m个存储单元排列成阵列状，配备分别与存储单元各列的n个控制栅连接的m条字线和分别与存储单元各行的m个漏连接的n条位线。
接着，简单叙述闪速存储器的工作。从被选择的字线对控制栅施加高电压(例如12V)，同样地，从被选择的位线对漏施加高电压(例如7V)、对源施加低电压(例如0V)，将在漏结附近发生的热电子注入到浮置栅中，由此进行向存储单元的数据写入。
另一方面，对控制栅施加低电压(例如0V)、对漏施加低电压(例如0V)、对源施加高电压(例如12V)，使浮置栅-源之间发生高电场，利用隧道现象，将浮置栅内的电子拉到源侧，由此进行存储单元的数据擦除。
在闪速存储器中，根据存储单元的浮置栅内的电子的多寡，改变构成存储单元的浮置栅型场效应晶体管的阈值电压，在写入状态中阈值电压增高，在擦除状态中阈值电压降低，从而进行数据的存储。
进而，对控制栅施加高电压(例如5V)，同样地，对漏施加低电压(例如1V)，对源施加低电压(例如0V)，这时利用内部的读出放大器，将流过位线的、因阈值电压的不同引起的存储单元电流的大小放大，进行数据的「1」及「0」的判定(2值数据的情况下)。
这里，之所以在数据写入时将漏电压设置成比控制栅的低，是因为要竭力防止对未进行写入的存储单元的寄生性的弱写入(软程序)的缘故。如上所述，这是因为对相同的字线或者相同的位线共同地连接多个存储单元的缘故。
这样，为了保持高可靠性进行向闪速存储器的数据写入及擦除(以下，将两种工作仅总称为「改写」)，需要非常复杂的控制。为此，在安装了最近的闪速存储器的半导体器件中，为了更方便用户的使用，大多是内置称为状态机的控制电路，从用户侧看实现自动地改写。例如，在特开平8-64000号公报、特开平11-86580号公报、特开2001-357684号公报等公布的闪速存储器中，使用称为状态机的控制电路进行控制。
图7表示闪速存储器的具体的结构例。存储器阵列24是图5所示结构的存储单元的排列，字线与行译码器22连接，位线与列译码器23连接。
升压电路30在数据写入及擦除时工作，发生该工作所需要的高电压(例如12V)。写入-擦除电压发生电路21是从被升压电路30升压了的高电压(例如12V)，发生改写工作时所需要的高电压的电路。例如，在写入时对存储单元的漏施加的高电压(例如7V)是通过位于上述写入-擦除电压发生电路21内的调节电路(未图示)降压而发生的。施加在写入时的存储单元的控制栅上的电压从写入-擦除电压发生电路21通过行译码器22和字线供给，另外，施加在漏上的电压通过列译码器23和位线供给。另外，施加在擦除时的存储单元的源上的电压由写入-擦除电压发生电路21通过源电压转换电路(未图示)供给。
在Vcc低于5V电压的情况下(例如3.3V)，读出时给予存储单元的控制栅的5V电压由升压电路30发生，通过行译码器供给(未图示)。
写入工作时，控制电路41通过控制总线，根据规定的算法控制升压电路30、写入-擦除电压发生电路21、行译码器22、列译码器23、读出放大器25、输入输出缓冲器27、地址寄存器26、基准电压发生电路31、读出数据寄存器28、写入数据寄存器29。
一般的闪速存储器存在全部的工作所需要的电源(以下称为Vcc)和仅仅在写入时所需要的电源(以下称为Vpp)的2种电源。在存储单元的改写时，用升压电路30从电源电压Vpp升压，在读出时例如Vcc低于5V的情况下，用升压电路30从电源电压Vcc升压。
另外，在最近的闪速存储器中，只有电源电压Vcc的闪速存储器正在发售中。在这种情况下，电源电压Vcc被供给升压电路30，由电源电压Vcc发生所希望的电压。
图11的流程图表示闪速存储器的写入工作的算法(处理顺序)。现就存在电源电压Vcc及电源电压Vpp的情况进行说明。当开始写入工作时，首先，将写入数据放进写入数据寄存器29中(#10)作为期待值。接着，依次启动(能够工作)升压电路30和写入-擦除电压发生电路21(#20、#30)。进行时间等待，直到写入-擦除电压发生电路21能够输出所希望的电压为止，通过电压检测电路37，进行电源电压(Vpp)、升压电路的输出电压、写入-擦除电压发生电路的输出电压中某一电压的检验(#40)。在电压电平比所希望的基准电压低的情况下(例如，Vpp低于2.7V、升压电路的输出电压低于8.5V)，不对存储单元施加写入电压，成为「写入工作失败」状态。
当上述电压电平达到所希望的基准电压的情况下，对存储单元施加写入电压(#50)。例如在2值存储单元的情况下，对在写入数据内与数据「0」的位对应的存储单元进行写入电压的施加。一般，由于在闪速存储器中在擦除状态下的存储单元的数据值是「1」，就写入数据的「1」来说，不需要向对应的存储单元写入。例如，写入数据长度是16位，写入数据是FFEEH(H表示FFEE是16进制数据)，即「1111111111101110」的情况下，对位0(最低位的位)和位4(从最低位算起第5位)进行写入。在能够同时施加写入电压的存储单元数(以后简单地称为写入位数)是2位的情况下，将写入数据分为8块，重复8次进行写入电压施加工作(#50、#60)。但是，在被分割了的2位单位的写入数据是「11」的情况下，对与该2位对应的存储单元不进行写入电压的施加。写入电压施加结束后，进行检验(为了验证写入数据的读出)(#70)。
用读出放大器25将存储单元的数据值变换成「1」和「0」的数据，存储在读出数据寄存器28中。控制电路41进行写入数据寄存器29与读出数据寄存器28的比较(#80)。在比较的结果不一致的情况下，对变成不一致的存储单元再次施加写入电压(#90、#40、#50～)。在预先设定的施加次数的最大值(例如128次)以内，检验还没有通过的情况下，使写入-擦除电压发生电路21、升压电路30变为禁止(不能工作)，结束工作，成为「写入工作失败」状态(#90～#110)。在检验通过的情况下，使写入-擦除电压发生电路21、升压电路30变为禁止(不能工作)，结束工作，成为「写入工作成功」状态(#120、#130)。
图8表示升压电路30的结构例。图7中的升压电路30就是图8中的升压电路30。升压电路30由振荡电路36、驱动信号发生电路33、激励单元电路34、比较电路32、二极管链35构成。电压的升压通过驱动激励单元电路34进行。该驱动信号PCLK以振荡电路36的输出信号OSC为基础由驱动信号发生电路33发生。从升压电路30的输出V11通过二极管链35降压了的电压V12被输入到比较电路32的一个输入端上。另外，对比较电路32的另一输入端输入由基准电压发生电路31发生的电压V13。上述基准电压发生电路31几乎不受电源电压、温度、制造偏差的影响，输出恒定电压。当升压电路输出所希望的电压(例如12V)时，电压12的电压值与二极管链连接以使与电压13相同。例如，如设基准电压发生电路30的输出电压为2V，则二极管链35使二极管成为6级、从接地(接地电位)侧数起该二极管链35连接在第1级与第2级之间即可。这时，由于电压V12成为电压V11的1/6的电压，因而为2V。比较电路32对电压V12与电压V13的电压值进行比较，输出调节振荡电路36的振荡频率的偏置信号BIAS。随着升压电路30的输出电压V11上升，振荡频率降低。
接着，说明安装在非接触IC卡上的IC组件的结构。非接触IC卡广泛应用于滑雪场的升降券和衣服的标签中，最近也用于公共机构的定期券中。图6表示安装在代表性的非接触IC卡上的IC组件的结构图。IC卡用LSI的内部块由CPU芯40、非接触接口10、天线15构成。非接触接口10由整流电路11、调制电路12、解调电路13、时钟分离电路14、调节器16、调节器17构成。CPU芯40与通常的微型计算机的结构大体相同，由控制电路41、ROM42、RAM43、闪速宏20构成。ROM42是存储程序的场所，RAM43作为工作存储器在运算中使用。闪速宏20用于存储程序，或者用于保持数据，使用图7例示那样的结构的闪速宏20。
来自外部的存取通过变换从天线15输入输出的电磁波而得到的信号来进行。向存储器的存取通过程序进行。一般的IC卡用LSI由1个芯片构成，因此，就不能从外部对存储器直接进行存取。因此，能够用软件控制向存储器的不正当的存取，能够实现对存储器内的信息的高机密性。
接着，说明内置于非接触IC卡中的IC组件的基本工作。首先，用外部的读出/写入装置(未图示)将非接触IC卡的控制信号变换成电磁波并给予合成信号。当非接触IC卡接收变换成电磁波的控制信号时，由埋入非接触IC卡内部的天线15引起电磁感应。因电磁感应发生的信号变换成使CPU芯40工作的供给电力、时钟信号、控制信号。由上述电磁感应发生的信号通过整流电路11变换成正的电压，进而通过调节器16(发生Vpp)、调节器17(发生Vcc)使波形平滑，将它作为电力源供给CPU芯40。一般的IC组件的电源电压(Vcc及Vpp)是5V或者3.3V。另外，由上述电磁感应发生的信号由时钟分离电路14变换成内部时钟。内部时钟的频率大约是1MHz～5MHz。进而，由上述电磁感应发生的信号通过解调电路13给予CPU芯40内的控制电路41。利用给予上述控制电路41的信号来控制ROM42、RAM43、闪速宏20并进行运算等处理。在CPU宏芯内运算的结果通过调制电路12变换成具有规定带宽的交流信号，从天线15输出电磁波。外部的读出/写入装置接收上述电磁波，通过读出/写入装置内的解调电路变换成信号，完成与IC卡的信息授受。
但是，在上述非接触工作中，在IC组件与读出写入器的距离远等、磁场强度降低的条件下，电流供给能力降低。因此，当进行消耗电流大的工作时(例如闪速存储器的改写工作)，即使在工作开始时电源电压达到所希望的电压，由于写入工作时的消耗电流，调节器16及调节器17也引起电源电压的降低，由升压电路30发生的高电压不能升压到所希望的电压电平，写入工作往往会失败。这样，在具有现有的升压电路的非易失性半导体存储器件中，在改写时电源电压的电流供给能力降低的情况下，存在改写工作失败的问题。
【发明内容】
本发明是鉴于上述问题而进行的，其第1个目的是：在非易失性半导体存储器件中，提供防止装置内部的电源电压降低，能够稳定地向存储区进行数据改写的非易失性半导体存储器件，该非易失性半导体存储器件具有存储区和升压电路，存储区由可电改写的非易失性的多个存储单元构成，升压电路使电源电压升压、发生在上述存储区的改写中所需要的电压，
另外，本发明的第2个目的是：在配备非易失性半导体存储器件而成的IC卡中，即使在存在对来自外部的电源供给能力制约的情况下，也会提供能够稳定地向存储区进行数据改写的IC卡。
为了达到上述目的，本发明的非易失性半导体存储器件是一种具有存储区和升压电路的非易失性半导体存储器件，存储区由可电改写的非易失性的多个存储单元构成，升压电路使电源电压升压、发生在上述存储区的改写中所需要的电压，该非易失性半导体存储器件的特征在于，配备：电压判定部，判定在上述存储区的改写时的上述半导体存储器件内的规定节点的电压电平；以及改写单位决定部，根据上述电压判定部的判定结果，决定一次改写的输入数据的位数。进而，上述电压判定部的特征在于，配备：对上述规定节点的电压进行分压的分压电路；输出恒定电压的基准电压的基准电压发生电路；以及对上述基准电压发生电路输出的上述基准电压与上述分压电路的输出电压进行比较的比较电路。
这里，一次改写的上述输入数据的位数是预先决定的最小单位，在上述规定节点的电压电平没有达到所希望的基准电压时，制成禁止将上述数据向上述存储区改写的结构是理想的。
为了达到该目的，本发明的IC卡的特征在于：配备具有上述特征的非易失性半导体存储器件。这里，在IC卡是以非接触方式进行供电及信号通信的非接触IC卡的情况下，或者能够以非接触执行供电及信号通信、同时具有上述供电和上述信号通信用的接触端子的接触-非接触兼用型的组合IC卡的情况下，配备具有上述特征的非易失性半导体存储器件则更为理想。
进而，在IC卡是组合IC卡的情况下，理想的构成是：按照上述供电和上述信号通信的执行方法是非接触型与接触型的不同，转换上述非易失性半导体存储器件中的上述存储区的改写时的控制方法。
【附图说明】
图1是表示本发明的非易失性半导体存储器件的第1实施例的方框结构图。
图2是表示本发明的非易失性半导体存储器件的电压判定部的电路图。
图3是表示本发明的非易失性半导体存储器件的升压电路的电路图。
图4是说明闪速存储单元结构的等效电路图。
图5是说明闪速存储单元阵列结构的电路图。
图6是表示IC组件的结构例的方框结构图。
图7是表示现有的非易失性半导体存储器件的一例的方框结构图。
图8是表示现有的非易失性半导体存储器件的升压电路的一例的电路图。
图9是表示本发明的非易失性半导体存储器件的第1实施例中的写入工作的流程图。
图10是表示本发明的非易失性半导体存储器件的第2实施例中的写入工作的流程图。
图11是表示现有的非易失性半导体存储器件中的写入工作的流程图。
图12是表示配备了本发明的非易失性半导体存储器件的组合IC卡的第6实施例中的结构的方框结构图。
图13是表示配备了本发明的非易失性半导体存储器件的组合IC卡的第7实施例中的结构的方框结构图。
【具体实施方式】
以下，根据附图说明本发明的非易失性半导体存储器件(以下，酌情称为「本发明的器件」)，及配备了本发明器件的本发明的IC卡的实施例。此外，对与图7所示的现有的闪速存储器共同的电路、电路要素、信号等标注共同的符号并加以说明。
实施例1
如图1所示，本发明的器件配备由闪速宏20和控制向闪速存储单元阵列24的数据写入及擦除的控制电路41构成，闪速存储单元阵列24是由该闪速宏20的可电改写的非易失性的多个存储单元构成的存储区。如图1所示，闪速宏20配备：升压电路30、闪速存储单元阵列24、写入-擦除电压发生电路21、行译码器22、列译码器23、读出放大器25、输入输出缓冲器27、地址寄存器26、读出数据寄存器28、写入数据寄存器29、基准电压发生电路31、电源检测电路37而被构成。闪速存储单元阵列24将图4所示的闪速存储单元排列成阵列状而构成，成为如图5例示那样的阵列结构。具体地说，控制电路41用依据规定的算法依次处理向闪速存储单元阵列24的数据写入及擦除的状态机以硬件方式构成。此外，也可以用存储程序方式的所谓小型的微处理器以软件方式构成控制电路41。
以下，以用闪速存储单元阵列24构成本发明器件的存储区的情况为例，说明本发明器件的结构及工作。
此外，本发明的器件与图7所示的现有的非易失性半导体存储器件的具体的差异在于：用基准电压发生电路31和电压检测电路37构成的电压判定部38判定在闪速存储单元阵列24的数据改写时(具体地说，数据的写入和擦除)中的本发明器件内的规定节点的电压电平，设置在控制电路41内的改写单位决定部44与总括改写判定部45被构成为根据电压判定部38的电压电平的判定结果，在各自数据写入时的同时决定写入的存储单元数，另外，在数据擦除时的同时判定能否同时擦除待擦除的闪速存储单元阵列24的块尺寸。另外，根据电压判定部38的电压电平的判定结果，升压电路30也在电流供给能力可变这一点上与现有的非易失性半导体存储器件不同。以下，以规定节点的电压电平为例，说明写入及擦除用的电源电压的情况。
如图2所示，电压判定部38用基准电压发生电路31和电压检测电路37构成。图2中的信号EN是电压检测电路37的启动信号，电压检测电路37在高电平(例如Vcc)下成为启动(能够工作)，在低电平(例如接地电位)下成为禁止(不能工作)。在写入及擦除工作时电压检测电路37成为启动。在上述以外的工作中，为了降低消耗电流希望成为禁止，但不作特别限定，根据需要使之成为禁止即可。在禁止时特别使贯通电流不流过电阻R1及电阻R2，以尽量减小电压检测电路37的消耗电流。REF信号是基准电压发生电路31的输出，在写入及擦除工作时输出恒定电压(例如2V)。VREF是将写入及擦除用的电源电压Vpp降压所发生的信号。在本第1实施例中，降压电路用电阻R1、R2构成。当电源电压Vpp的工作下限电压例如是2.7V时，决定电阻R1和电阻R2的电阻比，以使VREF成为2V。电阻值设定在电源电压Vpp的电流供给能力不至降低的程度的值(例如使流过R1及R2的电流为数μA左右)。在本第1实施例中，使用电阻进行分压作为使电压降压的方法，也可以使用二极管等其他的方法实现。基准电压发生电路31的输出REF和VREF输入到比较电路32a上。当电源电压Vpp低于2.7V时，VREF比REF小，比较电路32a输出低电平的信号DETOUT。另外，当电源电压Vpp大于2.7V时，VREF比REF大，比较电路32a输出高电平信号DETOUT。比较电路32a的输出信号DETOUT作为后述的图9中的写入工作的流程图的步骤#40中的规定节点的电压电平的判定信号使用。输出信号DETOUT是低电平时，判定电源电压Vpp没有达到所希望的电压，进行写入位数的检验即可。
图3表示本发明器件的升压电路30。升压电路30在数据的写入及擦除时工作，发生该工作所需要的高电压(例如12V)。如图3所示，升压电路30用比较电路32、振荡电路36、2个驱动信号发生电路33a、33b、2个激励单元电路34a、34b、二极管链35及其他的逻辑电路构成。
接着，对写入数据长度为16位、写入位数为2的乘幂的情况下，说明向本发明器件的存储区的写入工作。
图9表示向本发明器件的存储区的写入工作时的由控制电路41及改写单位决定部44的处理顺序。当写入工作开始时，首先，将写入数据作为期待值取入写入数据寄存器29中(#10)，接着，进行同时写入的写入位数(在2值单元的情况下与数据长度相同)的初始设定(#11)。例如，设定为2位。接着，依次启动升压电路30和写入-擦除电压发生电路21(#20、#30)。进行时间等待，直到写入-擦除电压发生电路21能够输出所希望的电压为止，用电压检测电路37进行电源电压Vpp的检验(#40)。在电源电压Vpp的电压电平低于所希望的电压值(例如2.7V)的情况下，进行写入位数的检验(#41)。当写入位数不是1位的情况下，将写入位数减少一半(#42)，再一次从升压电路30的启动进行规定的工作(#43、#44、#20～#41)。重复进行该工作，直到写入位数成为1位为止。例如，在写入位数的初始值是2位的情况下，使写入位数成为1位，再次进行电压电平的判定。这里，写入位数是1位，在电压电平低于所希望的电压值(2.7V)的情况下，作为「写入工作失败」状态，对存储单元不施加写入电压。
这里，在图9所示的写入流程图的步骤#42中，随着写入位数减为一半，使对应的驱动信号发生电路33b和激励单元电路34b成为禁止。图3表示写入位数的初始值(#11)是2位情况的结构例。当写入位数成为一半的1位时，信号POEF成为高电平，驱动信号发生电路33b和激励单元电路34b成为禁止，升压电路30的电流供给能力约成为一半。升压电路30的功耗中驱动激励单元电路34a、34b内的电容器的驱动信号发生电路33a、33b占据大半(电源电压Vpp的消耗电流的约80％～85％)。因此，最大能够削减可电改写非易失性存储区的写入时的功耗的约42.5％。
这时的消耗电流如果在电源电压Vpp的电流供给能力以内，就不引起电源电压Vpp的降低，能够实施非易失性存储区的改写。
根据写入位数的最大值，决定升压电路30内的驱动信号发生电路33a、33b及激励单元电路34a、34b的控制即可。即，在写入位数是4位的情况下，预先制成使升压电路30内的驱动信号发生电路33及激励单元电路34的电流供给能力及功耗成为1/1、1/2、1/4的电路结构。此外，升压电路30的基本的升压工作与图8例示的现有的升压电路30一样。
在图9的流程图的上述步骤#40中，电压电平比所希望的电压值高的情况下，对存储单元施加写入电压(#50)。在写入数据长度是16位、写入位数是2位的情况下，将写入数据分为8块分8次执行写入工作(向存储单元施加写入电压)。另外，在写入位数是1位时，将写入数据分为16块分16次执行写入工作。以下的工作(#50～#130)与图11所示的现有的非易失性半导体存储器件的写入工作相同。
在步骤#11中，之所以将写入位数设定为2的乘幂(在本第1实施例中是2位)，是因为一般数据长度是8位、16位等，为2的乘幂，另外，当将写入位数减半的情况下，通过重复向存储单元施加电压2次的工作，就能够实现将写入位数减半之前的工作，写入数据的处理变得特别简单的缘故。
但是，本发明不限于写入位数设定为2的乘幂，并将写入位数减半的方法，例如，也可以预先按多个准备VREF电压电平，根据多个的判定结果，设定为预先规定了的写入位数。
以上，作为规定节点的电压电平的例子，对写入及擦除用的电源电压Vpp的情况进行了说明，在只有电源电压Vcc的闪速存储器的情况下，也可以用Vcc进行。
实施例2
接着，作为第2实施例，说明每当施加写入电压时进行写入位数设定的情况。图10表示向本发明器件的存储区的写入工作时控制电路41及改写单位决定部44的处理顺序。
在本第2实施例中，分割写入数据，每当施加写入电压时(#50、#60)进行电压电平的判定(#40)，当没有达到所希望的电压时，进行写入位数的变更(#42)。这样，在步骤#60不是最后的位时，即，在仍有写入数据保留的情况下，再次进行电压电平的检验，能够对存储单元稳定地施加写入电压，下面的检验工作(#70)能够容易取得成功。其他的工作与上述第1实施例相同。
实施例3
接着，说明本发明器件的第3实施例。在上述第1及第2实施例中，电压检测电路37进行电源电压Vpp的电压电平的检验，具体地说，是进行将电源电压Vpp降压了的电压电平的检验，而在本实施例3中，电压检测电路37也可以进行升压电路30的输出电压V11的电压电平的检验，具体地说，在将输出电压V11降压了的电压电平下进行电压电平的检验。
图2中的VREF成为将升压电路30的输出电压V11降压而发生的电压电平。电压检测电路37自身的电路结构与第1实施例相同。所使用的电压从电源电压Vpp变更为升压电路的输出电压V11，对照输出电压V11的电压电平调整电阻R1与电阻R2的电阻比，在这一点上与第1实施例不同。例如，当输出电压V11的工作下限电压电平是8.5V时，决定电阻R1与电阻R2的电阻比，使得VREF成为2V。电阻R1和电阻R2的电阻值设定为升压电路30的电流供给能力不至降低程度的值。例如，使流过R1及R2的电流为数μA左右。
在本第3实施例中，使用了电阻作为使电压降压的方法，但也可以通过使用二极管等其他的方法实现。基准电压发生电路31的输出REF与VREF输入到比较电路32a上。当升压电路30的输出电压V11低于8.5V时，VREF比REF小，比较电路32a输出低电平的信号DETOUT。另外，在升压电路30的输出电压V11大于8.5V的情况下，VREF比REF大，比较电路32a输出高电平的信号DETOUT。比较电路32a的输出信号DETOUT作为图9中的写入工作的流程图的步骤#40中的规定节点的电压电平的判定信号使用。其他的工作与上述第1实施例相同。
实施例4
接着，说明本发明器件的第4实施例。在上述第1及第2实施例中，电压检测电路37进行电源电压Vpp的电压电平的检验，具体地说，进行将电源电压Vpp降压了的电压电平的检验，而在本第4实施例中，电压检测电路37也可以进行写入-擦除电压发生电路21的输出电压的电压电平的检验，具体地说，在将该输出电压降压了的电压电平下进行电压电平的检验。
图2中的VREF成为将写入-擦除电压发生电路21的输出电压降压而发生的电压电平。电压检测电路37自身的电路结构与第1实施例相同。所使用的电压从电源电压Vpp变更为写入-擦除电压发生电路21的输出电压，对照该输出电压的电压电平调整电阻R1与电阻R2的电阻比，在这一点上与第1实施例不同。例如，当输出电压的工作下限电压电平是8.5V时，决定电阻R1与电阻R2的电阻比，使得VREF成为2V。电阻R1和电阻R2的电阻值设定为升压电路30的电流供给能力不至降低程度的值。例如，使流过R1及R2的电流为数μA左右。
在本第4实施例中，使用电阻作为使电压降压的方法，也可以采取使用二极管等其他的方法实现。基准电压发生电路31的输出REF和VREF输入到比较电路32a上。当写入-擦除电压发生电路21的输出电压低于8.5V时，VREF比REF小，比较电路32a输出低电平的信号DETOUT。另外，在写入-擦除电压发生电路21的输出电压大于8.5V的情况下，VREF比REF大，比较电路32a输出高电平的信号DETOUT。比较电路32a的输出信号DETOUT作为图9中的写入工作的流程图的步骤#40中的规定节点的电压电平的判定信号使用。其他的工作与上述第1实施例相同。
实施例5
进而，作为第5实施例，设置在控制电路41内的总括改写判定部45根据电源电压Vpp的电源供给能力，表示设定作为存储区的闪速存储单元阵列24的改写范围的情况。此外，在本第5实施例中，与上述第1～第4实施例不同，改写变为数据的擦除工作。
在最近的闪速存储器中，作为擦除单位的块尺寸除了全部相同的均等块型以外，还大量生产块尺寸不同的引导块型。例如，在引导块型的8兆位产品中，作为存储区的闪速存储单元阵列24由15个512千位的块(以下简称为主块)与8个64千位的块(以下简称为引导块)构成。
在擦除工作中，向存储单元的源的电压施加对1个块的存储单元全体同时进行。因此，在将存储单元的源充电到所希望的电压(例如12V)的情况下，块尺寸小的一方负载也减小，升压电路必须供给的电流也减少即可。在擦除工作中，当图2所示的电压检测电路37的输出DETOUT是低电平时，确认图1中的地址寄存器26的值，如果是引导块，使信号POEF成为高电平，使驱动信号发生电路33b、激励单元电路34b同时成为禁止，再次进行电压电平的检验即可。
这里，如果电压检测电路37的输出DETOUT是低电平，而且，地址寄存器26的值指示主块时，判定为「擦除工作失败」状态，不对存储单元的源施加擦除电压。闪速存储器的基本的擦除工作与现有的非易失性半导体存储器件一样。另外，图1中的升压电路30的基本的工作也与现有的非易失性半导体存储器件一样。
实施例6
接着，作为第6实施例，基于图12说明配备了本发明器件的本发明的IC卡。IC卡能够以非接触方式实现供电及信号通信，同时，也是具有与上述供电和上述信号通信用的接触端子的接触-非接触兼用型的组合IC卡，依据从外部时钟端子CLK输入的接触型通信用时钟CLK1的频率和用天线线圈15接收到的非接触型通信用时钟RFCLK的频率的不同，区别接触工作与非接触工作，现就另行设定写入位数的情况进行说明。
接触工作主要应用于银行卡等金融系统的卡，输入到外部时钟端子CLK的接触型通信用时钟的频率是3.5MHz或者4.9MHz。另一方面，非接触工作被用于电车和公共汽车等交通系统的卡，非接触型通信用时钟的频率是13.56MHz。此外，各自的频率作为IC卡中的通信接口大多被规格化使用。
在本第6实施例中，设置电路46，用来检测输入到外部时钟端子CLK的接触型通信用时钟CLK1的频率和用天线线圈接收到的非接触型通信用时钟RFCLK的频率，以判别接触工作与非接触工作。具体地说，用接触型通信用计数器47及非接触型通信用计数器48分别对接触型通信用时钟CLK1及非接触型通信用时钟RFCLK进行计数，保持以先溢出的某一方的计数器作为转换装置的触发电路49。这样，依据接触型通信用时钟CLK1的频率与非接触型通信用时钟RFCLK的频率的不同，能够进行是接触型通信还是非接触型通信的哪一种通信的判别。控制电路41能够根据RS触发电路49的值判定是接触模式还是非接触模式。
在接触模式中，由于从外部电源端子对Vcc以及Vpp供给稳定的电源，所以例如将写入位数设定为4位，在非接触模式中，重视稳定性而将写入位数设定为2位等，能够以接触模式和非接触模式独立地设定写入位数。
实施例7
接着，作为第7实施例，根据图13说明配备了本发明器件的本发明的IC卡。在组合IC卡中，用外部复位端子RST和检测电源电压的上升的电路来区别是接触工作还是非接触工作，现说明另行设定写入位数的情况。
IC卡在复位状态时进行电路的初始化。在非接触工作中，由于没有来自外部端子的输入，所以检测电源电压的上升，进行电路的初始化。当IC卡接收电磁波时，由埋入IC卡内部的天线15引起电磁感应。因电磁感应发生的信号通过整流电路11而变换成正的电压，进而，通过调节器16、调节器17使波形平滑，将其作为电源供给CPU芯40。一般的IC组件的电源电压(Vcc及Vpp)是5V或者3.3V。电源电压Vcc的上升能够通过形成图1中的电压检测电路37那样的结构来检测。例如，当电源电压高于2.0V时，电压检测电路输出高电平的信号，响应于电压检测电路的输出信号，电压检测电路可以在预定期间被置于复位状态。在接触工作中，通过对外部复位端子RST施加低电平，另外，通过检测电源电压Vcc的上升，得到复位状态。由于在非接触工作时没有信号输入，外部复位端子RST被预先上拉到电源电压(例如Vcc)。当外部复位端子RST成为高电平时，或者当电源电压Vcc的上升后的一定期间中的某一方为慢的一方，接触工作中的复位被解除。
在本第7实施例中，设置存储复位状态的寄存器60。在外部复位端子RST的电压电平成为低电平时，该寄存器60成为「1」，电源电压Vcc例如低于2.0V，而且外部复位端子RST是高电平时，该寄存器60成为「0」。电源电压Vcc例如大于2.0V时，寄存器60保持其值。即，电源电压Vcc上升，即使外部复位端子RST成为高电平，复位状态被解除，寄存器60也保持「1」。控制电路41根据该寄存器的值，能够判定是接触模式还是非接触模式。在接触模式中，由于从外部电源端子对Vcc以及Vpp供给稳定的电源，例如，将写入位数设定为4位，在非接触模式中，重视工作的稳定性，并重现确保工作通信距离等，将写入位数设定在2位等，能够在接触模式和非接触模式中独立地设定写入位数。
此外，即使在电源电压Vpp的情况下，电源电压上升的检测也能够用与电源电压Vcc的情况相同的结构实现。
以上，说明了本发明器件及使用了本发明器件的IC卡，但这些并不限定于上述第1至第7实施例。例如，作为由非易失性存储单元构成的存储区，除闪速存储单元阵列外，也可以是EEPROM阵列等在改写时需要升压电压的存储区。
另外，在上述第1至第7实施例中，以存储单元是2值数据，即存储1位数据的情况为例进行了说明，但即使存储单元存储3值以上的多值数据也没有关系。在这种情况下，虽然使用了与图9、图10所示的算法不同的写入算法，但例如依据电源电压Vpp的电压电平，将同时写入的存储单元数目设定在恰当的值这一点上同样地能够应用。
另外，使用本发明器件的IC卡，除组合IC卡外，也可以是能够以非接触方式执行供电及信号通信的非接触IC卡。
进而，本发明器件不限于IC卡，毫无疑问本发明也能够应用于移动电话等用电池驱动改变电流供给能力的情况。此外，本发明器件及使用了本发明器件的IC卡在不脱离本发明的技术思想的范围内，能够对上述第1至第7实施例进行各种变形而付诸实施。
如以上详细说明了的那样，根据本发明，能够提供：即使在电源供给能力低或者不稳定的情况下，也能够稳定而可靠地进行由可电改写的非易失性的多个存储单元构成的存储区的改写的非易失性半导体存储器件。
进而，在配备非易失性半导体存储器件而成的IC卡中，即使存在来自外部的电源供给能力受到限制的情况下，也可提供能够稳定地向存储区进行数据改写的IC卡。
虽然已通过优选的示例对本发明进行了叙述，但显然可知，在不脱离本发明的宗旨与范围的情况下，允许本领域的专业人员作各种修改和变更。因此，本发明仅仅由所附权利要求来评估。