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碳化硅衬底、 半导体器件和制造碳化硅衬底的方法
    技术领域 本发明涉及一种碳化硅衬底、 半导体器件和制造碳化硅衬底的方法， 并且更具体 地涉及一种使制造包括碳化硅衬底的半导体器件的成本降低的碳化硅衬底及其制造方法， 还涉及降低制造成本的半导体器件。
     背景技术 近年来， 为了实现在高温等环境中使用的半导体器件的更高击穿电压和更低损 耗， 日益采用碳化硅作为用于半导体器件的材料。碳化硅是带隙比通常广泛用作用于半导 体器件的材料的硅的带隙大的宽带隙半导体。因此， 通过采用碳化硅作为用于半导体器件 的材料， 可以实现半导体器件的较高击穿电压、 较低导通电阻等。另外， 采用碳化硅作为材 料的半导体器件比采用硅作为材料的半导体器件更有利的方面在于， 当其在高温环境中使 用时其性能劣化更小。
     在 这 种 情 形 下， 对制造碳化硅晶体和用于制造半导体器件的碳化硅衬底 的 方 法 进 行 了 各 种 研 究， 并 且 提 出 了 各 种 想 法 ( 参 见， 例 如， M.Nakabayashi et al.，″ Growth of Crack-free 100mm-diameter 4H-SiC Crystals with Low Micropipe Densities，″ Mater.Sci.Forum， vols.600-603， 2009， pp.3-6(NPL 1))。
     引用列表
     非专利文献
     NPL 1 ： M.Nakabayashi et al.， ″ Growth of Crack-free 100mm-diameter 4H-SiC Crystals with Low Micropipe Densities，″ Mater.Sci.Forum， vols.600-603， 2009， pp.3-6
     发明内容 技术问题
     然而， 在正常压力下碳化硅不处于液相。 另外， 晶体生长温度非常高， 即， 2000℃或 更高， 并且难以控制生长条件或难以稳定控制。 因此， 难以获得大直径碳化硅单晶的同时保 持高质量， 并且不容易获得具有大直径的高质量碳化硅衬底。由于难以制造具有大直径的 碳化硅衬底， 所以不仅增加了制造碳化硅衬底的成本， 而且在制造包括碳化硅衬底的半导 体器件时每批产品的数目小， 并因此增加了制造半导体器件的成本。通过有效地利用高制 造成本的碳化硅单晶作为衬底， 期望降低制造半导体器件的成本。
     本发明的目的是提供一种使制造包括碳化硅衬底的半导体器件的成本降低的碳 化硅衬底以及制造该半导体衬底的方法， 还提供了一种降低制造成本的半导体器件。
     问题的解决方案
     根据本发明的碳化硅衬底包括基底衬底， 其由碳化硅构成 ； 以及 SiC 层， 其由与基 底衬底不同的单晶碳化硅构成且布置在基底衬底上并与之接触。
     如上所述， 难以获得高质量的大直径碳化硅单晶。 另一方面， 为了在制造均包括碳
     化硅衬底的半导体器件的过程中高效率的制造， 要求指定形状和尺寸一致的衬底。 因此， 即 使获得了高质量的碳化硅单晶 ( 例如， 缺陷密度低的碳化硅单晶 )， 也可能难以对不能通过 切割等方式处理加工成指定形状等的区域有效利用。
     相反， 在根据本发明的碳化硅衬底中， 由与基底衬底不同的单晶碳化硅构成的 SiC 层布置在基底衬底上。 因此， 例如， 由缺陷密度高且质量低的碳化硅晶体构成的基底衬底可 以被加工成上述指定形状和尺寸， 使得可以在基底衬底上布置虽然具有高质量但不具有期 望形状等的碳化硅单晶， 作为 SiC 层。这种碳化硅衬底在指定形状和尺寸方面是一致的， 并 由此可以获得更有效率地制造半导体器件。 另外， 由于对于这种碳化硅衬底， 可以利用高质 量 SiC 层来制造半导体器件， 所以可以实现碳化硅单晶的有效利用。从而， 根据本发明中的 碳化硅衬底， 可以提供使制造包括碳化硅衬底的半导体器件的成本降低的碳化硅衬底。这 里， 由与基底衬底不同的单晶碳化硅构成上述 SiC 层的这种情况， 包括 ： 基底衬底由除单晶 之外的诸如多晶和非晶碳化硅的碳化硅构成的情况 ； 以及基底衬底由单晶碳化硅构成且由 与 SiC 层不同的晶体制成的情况。基底衬底和 SiC 层由彼此不同的晶体构成的情况指的是 在基底衬底和 SiC 层之间存在界面的情况， 以及例如， 在界面的一侧和另一侧之间缺陷密 度不同。这里， 缺陷密度在界面处可以是不连续的。 在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。SiC 层的微管密度比基 底衬底低。
     另外， 在上述碳化硅衬底中， 优选基底衬底由单晶碳化硅构成。优选 SiC 层的位错 密度比基底衬底低。更具体地， 在上述碳化硅衬底中， 优选基底衬底由单晶碳化硅构成。然 后， SiC 层的穿透螺旋位错密度比基底衬底低。
     另外， 在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。 SiC 层的穿透刃型 位错密度比基底衬底低。
     另外， 在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。 SiC 层的基面位错 密度比基底衬底低。
     另外， 在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。 SiC 层的混合位错 密度比基底衬底低。
     另外， 在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。 SiC 层的层错密度 比基底衬底低。
     另外， 在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。 SiC 层的点缺陷密 度比基底衬底低。
     如上所述， 通过布置比基底衬底的诸如微管密度、 位错密度 ( 穿透螺旋位错密度、 穿透刃型位错密度、 基面位错密度、 混合位错密度、 层错密度、 点缺陷密度 ) 等的缺陷密度 低的 SiC 层， 可以获得使能制造高质量半导体器件的碳化硅衬底。
     在上述碳化硅衬底中， 优选， 基底衬底由单晶碳化硅构成。SiC 层的 X 射线摇摆曲 线的半宽比基底衬底小。由此， 通过布置 X 射线摇摆曲线的半宽比基底衬底小的 SiC 层， 也 就是， 结晶度比基底衬底高的 SiC 层， 可以获得使能制造高质量半导体器件的碳化硅衬底。
     在上述碳化硅衬底中， 基底衬底可以包括由单晶碳化硅构成的单晶层， 以便包括 面对 SiC 层侧上的主表面。通过这样做， 在制造包括碳化硅衬底的半导体器件时， 容易处理 厚度大的这种状态保持在制造工艺的早期阶段， 并且在制造工艺期间， 去除了除单晶层之
     外的基底衬底的区域， 以仅允许基底衬底的单晶层保留在半导体器件的内部中。 由此， 在制 造工艺中便于处理碳化硅衬底的同时， 可以制造高质量的半导体器件。
     在上述碳化硅衬底中， 优选， SiC 层的微管密度比上述单晶层低。
     另外， 在上述碳化硅衬底中， 优选， SiC 层的位错密度比上述单晶层低。更具体地， 在上述碳化硅衬底中， 优选， SiC 层的穿透螺旋位错密度比上述单晶层低。
     另外， 在上述碳化硅衬底中， 优选， SiC 层的穿透刃型位错密度比上述单晶层低。
     另外， 在上述碳化硅衬底中， 优选， SiC 层的基面位错密度比上述单晶层低。
     另外， 在上述碳化硅衬底中， 优选， SiC 层的混合位错密度比上述单晶层低。
     另外， 在上述碳化硅衬底中， 优选， SiC 层的层错密度比上述单晶层低。
     另外， 在上述碳化硅衬底中， 优选， SiC 层的点缺陷密度比上述单晶层低。
     由此， 通过布置比基底衬底的单晶层的诸如微管密度、 位错密度 ( 穿透螺旋位错 密度、 穿透刃型位错密度、 基面位错密度、 混合位错密度、 层错密度、 点缺陷密度 ) 等的缺陷 密度低的 SiC 层， 可以获得使能制造高质量半导体器件的碳化硅衬底。
     在上述碳化硅衬底中， 优选， SiC 层的 X 射线摇摆曲线的半宽比上述单晶层小。由 此， 通过布置比基底衬底的单晶层的 X 射线摇摆曲线的半宽小的 SiC 层， 也就是， 比基础衬 底的单晶层的结晶度高的 SiC 层， 可以获得使能制造高质量半导体器件的碳化硅衬底。 在上述碳化硅衬底中， 基底衬底中的杂质密度可以不低于 5×1018cm-3。由此， 增 加了基底衬底中的载流子密度， 使得可以获得适合于制造例如垂直半导体器件的碳化硅衬 底， 在该垂直半导体器件中， 电极形成在基底衬底的与其中形成 SiC 层侧相反的主表面上， 并且电流路径在厚度方向上跨过基底衬底。
     在上述碳化硅衬底中， 基底衬底具有的电阻率可以不低于 1×105Ω· cm。由此， 增 加了基底衬底的电阻值， 并且可以获得适合于制造半导体器件的碳化硅衬底， 例如， 该半导 体器件是其中电流在沿着基底衬底的主表面方向上流动的横向半导体器件， 且要求适用于 更高频率。
     在上述碳化硅衬底中， 可以堆叠多个上述 SiC 层。由此， 可以获得根据想要的半导 体器件结构的包括 SiC 层的碳化硅衬底。
     在上述碳化硅衬底中， 优选， 多个 SiC 层二维对准布置。 从不同观点描述， 多个 SiC 层优选地被布置成沿着基底衬底的主表面对准。如上所述， 难以获得高质量的大直径碳化 硅单晶。相反， 从高质量的碳化硅单晶中得到的多个 SiC 层， 在大直径的基底衬底上二维对 准布置， 使得可以获得能够被处理为具有高质量 SiC 层的大直径衬底的碳化硅衬底。然后， 通过利用这种碳化硅衬底， 可以提高用于制造半导体器件过程中的效率。为了提高制造半 导体器件过程中的效率， 在上述多个 SiC 层之中彼此相邻的 SiC 层优选地被布置成彼此接 触。更具体地， 例如， 上述多个 SiC 层优选地以矩阵方式二维平铺。另外， 各个相邻 SiC 的 端表面优选地基本垂直于 SiC 层的主表面。由此， 能够容易地制造碳化硅衬底。这里， 例 如， 如果上述端表面和主表面之间的角度不小于 85°且不大于 95°， 则能够确定上述端表 面基本垂直于主表面。
     在上述碳化硅衬底中， SiC 层的与基底衬底相反的主表面相对于面取向 {0001} 具 有不小于 50°且不大于 65°的偏离角。
     在 <0001> 方向上生长六方晶系的碳化硅单晶， 使得能够有效率地制造高质量的
     单晶。然后， 由在 <0001> 方向上生长的碳化硅单晶， 能够有效率地得到具有 {0001} 面作为 主表面的碳化硅衬底。其间， 在一些情况下， 利用包括相对于面取向 {0001} 具有的偏离角 不小于 50°且不大于 65°的主表面的碳化硅衬底， 诸如利用具有面取向为 {03-38} 的主表 面的碳化硅衬底， 能够制造高性能的半导体器件。然而， 当由在 <0001> 方向上生长的碳化 硅单晶得到包括相对于面取向 {0001} 具有的偏离角不小于 50°且不大于 65°的主表面的 碳化硅衬底时， 碳化硅单晶的许多部分没有有效使用。
     相反， 根据上述本发明的碳化硅衬底， 由于形状不确定的碳化硅单晶可以用作 SiC 层， 所以即使 SiC 层的主表面相对于面取向 {0001} 具有的偏离角不小于 50° 且不大于 65°， 也可以有效利用碳化硅单晶。另外， 通过二维对准布置多个 SiC 层， 能够容易获得难 以实现大直径的、 包括相对于面取向 {0001} 具有不小于 50°且不大于 65°的偏离角的主 表面的大直径碳化硅衬底， 诸如具有面取向 {03-38} 的主表面的碳化硅衬底。
     在上述碳化硅衬底中， 上述主表面的偏离取向和 <1-100> 方向之间的角度可以不 大于 5°。<1-100> 方向是碳化硅衬底中代表性的偏离取向。通过将制造衬底的过程中由 切片操作的变化等导致的偏离取向变化设定为 5°或更小， 能够便于在碳化硅衬底上进行 外延生长层的形成等。 在上述碳化硅衬底中， 上述主表面在 <1-100> 方向上相对于 {03-38} 面的偏离角 可以不小于 -3°且不大于 5°。由此， 可以进一步提高利用碳化硅衬底制造 MOSFET 等情况 下的沟道迁移率。这里， 相对于面取向 {03-38} 的偏离角设定为不小于 -3°或更大且不大 于 5°或更小的原因是基于事实 ： 作为沟道迁移率和偏离角之间关系进行检验的结果， 在 该范围内获得了特别高的沟道迁移率。
     “在 <1-100> 方向上相对于 {03-38} 面的偏离角” 指的是由上述主表面的法线到由 <1-100> 方向和 <0001> 方向限定的投影面的正交投影与 {03-38} 面的法线形成的角度。 正 值的符号对应于正交投影接近于与 <1-100> 方向平行的情形， 而负值的符号对应于正交投 影接近于与 <0001> 方向平行的情形。
     注意， 更优选， 上述主表面的面取向基本为 {03-38}， 并且进一步优选地， 上述主表 面的面取向为 {03-38}。这里， 主表面的面取向基本为 {03-38} 指的是衬底主表面的面取 向被包括在其中考虑到衬底的处理加工精度等而使得面取向能够被认为是基本为 {03-38} 的偏离角的范围内， 并且在这种情况下偏离角的范围例如是相对于 {03-38}±2°的偏离角 范围。由此能够进一步提高上述的沟道迁移率。
     在上述碳化硅衬底中， 主表面的偏离取向和 <11-20> 方向之间的角度可以不大于 5°。像上述 <1-100> 的方向一样， <11-20> 方向是碳化硅衬底中代表性的偏离取向。通过 将制造衬底的过程中由切片操作的变化等导致的偏离取向的变化设定为 ±5°， 能够便于 在碳化硅衬底上进行外延生长层的形成等。
     在上述碳化硅衬底中， 优选， 对与基底衬底相反的 SiC 层的主表面进行抛光。由 此， 可以在与基底衬底相反的 SiC 层的主表面上形成高质量的外延生长层。因此， 能够制造 包括例如作为有源层的高质量外延生长层的半导体器件。 也就是， 通过采用这种结构， 可以 获得使能制造包括在 SiC 层上形成的外延层的高质量半导体器件的碳化硅衬底。
     根据本发明的半导体器件包括碳化硅衬底、 在该碳化硅衬底上形成的外延生长层 以及在该外延生长层上形成的电极。 然后， 碳化硅衬底是根据上述本发明的碳化硅衬底。 根
     据本发明的半导体器件， 通过包括根据上述本发明的碳化硅衬底， 能够提供制造成本降低 的半导体器件。
     根据本发明的制造碳化硅衬底的方法包括步骤 ： 准备由碳化硅构成的基底衬底和 由单晶碳化硅构成的 SiC 衬底 ； 通过将 SiC 衬底放置在基底衬底的主表面上且与基底衬底 接触， 来制造堆叠衬底 ； 以及通过加热该堆叠衬底来使基底衬底和 SiC 衬底彼此接合。由 此， 能够容易地制造根据上述本发明的碳化硅衬底。
     在制造上述碳化硅衬底的方法中， 优选， 在上述堆叠衬底中， 形成在基底衬底和 SiC 衬底之间的间隙不大于 100μm。
     即使基底衬底和 SiC 衬底平面性很高， 基底衬底和 SiC 衬底也具有轻微翘曲或卷 曲。因此， 在堆叠衬底中， 在基底衬底和 SiC 衬底之间形成间隙。本发明人的研究表明 ： 该 间隙超过 100μm， 会导致基底衬底和 SiC 衬底之间的非均匀接合状态。 因此， 通过将形成在 基底衬底和 SiC 沉积之间的间隙设定为 100μm 或更小， 可以实现基底衬底和 SiC 衬底之间 的均匀接合。
     在上述制造碳化硅衬底的方法中， 优选， 在基底衬底和 SiC 衬底彼此接合的步骤 中， 将堆叠衬底加热到不低于碳化硅的升华温度的温度范围。由此， 基底衬底和 SiC 衬底能 够更可靠地彼此接合。这里， “不低于碳化硅的升华温度的温度范围” 不一定必须不低于碳 化硅的升华点温度的温度范围， 但是其仅应该是其中碳化硅升华现象发生的温度范围， 诸 如不低于 1800℃的温度范围。
     在制造堆叠衬底的步骤之前， 上述制造碳化硅衬底的方法优选进一步包括对在制 造堆叠衬底步骤中彼此接触的基底衬底和 SiC 衬底的各自主表面进行平坦化的步骤。通过 预先对要变成基底衬底和 SiC 衬底之间的接合表面的表面进行平坦化， 基底衬底和 SiC 衬 底可以更可靠地彼此接合。
     在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤之前， 可以在没有对制 造堆叠衬底的步骤中要彼此接触的基底衬底和 SiC 衬底的各自主表面进行抛光的情况下 执行制造堆叠衬底的步骤。由此， 可以减少制造碳化硅衬底的成本。具体地， 在基底衬底和 SiC 衬底彼此接合的步骤中， 当该堆叠衬底加热到不低于碳化硅的升华温度的温度范围时， 即使没有对基底衬底和 SiC 衬底进行抛光， 也能够容易使基底衬底和 SiC 衬底彼此接合。 这 里， 在制造堆叠衬底的步骤中要彼此接触的基底衬底和 SiC 衬底的主表面不是一定要如上 所述地那样抛光。 然而， 从去除制造衬底期间由切片造成的表面周围的损伤层的观点考虑， 优选在执行了例如通过蚀刻去除损伤层的步骤之后， 执行上述的制造堆叠衬底步骤。
     在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤中， 多个 SiC 衬底可以 堆叠在基底衬底上。由此， 可以制造通过堆叠多个 SiC 层形成的碳化硅衬底。
     在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤中， 可以二维对准方式 布置多个 SiC 衬底。从不同的观点来讲， 多个 SiC 衬底可以沿着基底衬底的主表面对准放 置。由此， 可以制造能够作为具有高质量 SiC 层的大直径衬底处理的碳化硅衬底。
     上述制造碳化硅衬底的方法可以进一步包括步骤 ： 在基底衬底和 SiC 衬底彼此接 合的步骤之后， 通过在 SiC 衬底上堆叠另一个 SiC 衬底， 并通过加热第二堆叠衬底而使堆叠 衬底和上述另一个 SiC 衬底彼此接合， 来制造第二堆叠衬底。通过重复地进行放置 SiC 衬 底的步骤和接合 SiC 衬底的步骤， 能够容易地制造其中堆叠多个 SiC 层的碳化硅衬底。在上述制造碳化硅衬底的方法中， 在制造第二堆叠衬底的步骤中， 可以二维对准 方式放置上述多个另外的 SiC 衬底。从不同的观点来讲， 上述其他 SiC 衬底可以沿着基底 衬底的主表面对准放置。由此， 能够制造可以作为具有多个高质量 SiC 层的大直径衬底进 行处理的碳化硅衬底。
     在上述制造碳化硅衬底的方法中， 在制造第二堆叠衬底步骤之前， 可以在不对要 在制造第二堆叠衬底的步骤中彼此接触的 SiC 衬底和另一 SiC 衬底的各自主表面进行抛光 的情况下执行上述制造第二堆叠衬底的步骤。由此， 可以减少制造碳化硅衬底的成本。
     在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤中， SiC 衬底的与基底衬 底相反的主表面相对于 {0001} 面可以具有不小于 50°且不大于 65°的偏离角。由此， 能 够容易地制造 SiC 衬底的与基底衬底相反的主表面相对于 {0001} 面具有不小于 50°且不 大于 65°的偏离角的碳化硅衬底。
     在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤中， SiC 衬底的与基底衬 底相反的主表面的偏离取向与 <1-100> 方向之间的角度可以不大于 5°。 由此， 能够便于在 制造的碳化硅衬底上进行外延生长层的形成等。
     在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤中， SiC 衬底的与基底衬 底相反的主表面在 <1-100> 方向上相对于 {03-38} 面的偏离角可以不小于 -3°且不大于 5°。由此， 能够进一步提高利用制造的碳化硅衬底来制造 MOSFET 等的情况下的沟道迁移 率。 在上述制造碳化硅衬底的方法中， 在制造堆叠衬底的步骤中， SiC 衬底的与基底衬 底相反的主表面的偏离取向与 <11-20> 方向之间的角度可以不大于 5°。 由此， 可以便于在 制造的碳化硅衬底上进行外延生长层的形成等。
     在上述制造碳化硅衬底的方法中， 在基底衬底和 SiC 衬底彼此接合的步骤中， 可 以在通过降低环境气体气氛的压力而获得的气氛中加热该堆叠衬底。由此， 能够降低碳化 硅衬底的制造成本。
     在上述制造碳化硅衬底的方法中， 在基底衬底和 SiC 衬底彼此接合的步骤中， 上 -1 4 述堆叠衬底可以在比 10 Pa 高且比 10 Pa 低的压力下被加热。由此， 可以利用简化的设备 实现上述接合， 并且可以获得在相对短的时间段内用于进行接合的气氛， 由此能够降低制 造碳化硅衬底的成本。
     上述制造碳化硅衬底的方法可以进一步包括对 SiC 衬底的主表面进行抛光的步 骤， 所述主表面对应于在堆叠衬底中的 SiC 衬底的与基底衬底相反的主表面。由此， 能够在 SiC 层 (SiC 衬底 ) 的与基底衬底相反的主表面上形成高质量的外延生长层。从而， 可以制 造包括例如作为有源层的高质量外延生长层的半导体器件。 也就是说， 通过采用这种步骤， 能够获得使能制造包括在上述 SiC 层上形成的外延层的高质量半导体器件的碳化硅衬底。 这里， SiC 衬底的主表面可以在基底衬底和 SiC 衬底彼此接合之后进行抛光， 或者可以在通 过预先抛光 SiC 衬底的主表面以用作上述堆叠衬底中与基底衬底相反的主表面来制造堆 叠衬底的步骤之前进行抛光。
     发明的有益效果
     由上面的描述清楚的是， 根据本发明的碳化硅衬底及其制造方法， 能够提供使能 降低用于制造包括碳化硅衬底的半导体器件的成本的碳化硅衬底及其制造方法。另外， 根
     据本发明的半导体器件， 能够提供降低了制造成本的半导体器件。 附图说明
     图 1 是示出碳化硅衬底的结构的示意横截面图。 图 2 是示出碳化硅衬底的制造方法的概要的流程图。 图 3 是示出碳化硅衬底的结构的示意横截面图。 图 4 是示出碳化硅衬底的制造方法的概要的流程图。 图 5 是示出碳化硅衬底的结构的示意横截面图。 图 6 是示出碳化硅衬底的结构的示意平面图。 图 7 是示出垂直 MOSFET 的结构的示意横截面图。 图 8 是示出垂直 MOSFET 的制造方法的概要的流程图。 图 9 是用于示出垂直 MOSFET 的制造方法的示意横截面图。 图 10 是用于示出垂直 MOSFET 的制造方法的示意横截面图。 图 11 是用于示出垂直 MOSFET 的制造方法的示意横截面图。 图 12 是用于示出垂直 MOSFET 的制造方法的示意横截面图。 图 13 是示出 EBSD 分析的位置的示意横截面图。 图 14 示出了图 13 中的位置 A 处的 EBSD 图案。 图 15 示出了图 13 中的位置 B 处的 EBSD 图案。具体实施方式
     在下文中参考附图， 将描述本发明的实施例。 在下面的图中， 相同或相应的元件具 有被分配的相同的附图标记， 并且将不再重复它们的描述。
     ( 第一实施例 )
     首先， 将描述表示本发明的一个实施例的第一实施例中的碳化硅衬底的结构。参 考图 1， 本实施例中的碳化硅衬底 1 包括基底衬底 10， 其由碳化硅构成 ； 以及 SiC 层 20， 其 由与基底衬底 10 不同的单晶碳化硅构成且布置在基底衬底 10 上并与之接触。
     利用这种结构， 在碳化硅衬底 1 中， 例如， 由缺陷密度高且质量低的碳化硅晶体构 成的基底衬底 10， 可以处理加工成指定形状和尺寸， 使得虽然具有高质量但不具有期望形 状等的碳化硅单晶可以布置在基底衬底 10 上， 作为 SiC 层 20。这种碳化硅衬底 1 在指定 形状和尺寸方面是一致的， 由此可以实现更高效率制造半导体器件。 另外， 由于使用用于碳 化硅衬底 1 的高质量的 SiC 层 20 可以制造半导体器件， 所以可以有效利用碳化硅单晶。因 此， 本实施例中的碳化硅衬底 1 是使能降低半导体器件制造成本的碳化硅衬底。
     这里， 在碳化硅衬底 1 中， 基底衬底 10 优选由单晶碳化硅构成。由此， 与由单晶碳 化硅构成的 SiC 层 20 的各种物理性质值的差变小， 并因此获得了在各种环境下制造半导体 器件的工艺中特别稳定的碳化硅衬底。
     在上述碳化硅衬底 1 中， 优选， SiC 层 20 的微管密度比基底衬底 10 低。另外， 在碳 化硅衬底 1 中， 优选， SiC 层 20 的穿透螺旋位错密度比基底衬底 10 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的穿透刃型位错密度比基底衬底 10 低。另外， 在碳化硅衬底 1 中， 优 选， SiC 层 20 的基面位错密度比基底衬底 10 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20的混合位错密度比基底衬底 10 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的层错密度 比基底衬底 10 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的点缺陷密度比基底衬底 10 低。因此， 通过布置缺陷密度比基底衬底 10 低的 SiC 层 20， 可以获得使能制造高质量半导 体器件的碳化硅衬底 1。此外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的 X 射线摇摆曲线的半 宽比基底衬底 10 小。由此， 通过布置比基底衬底 10 的 X 射线摇摆曲线的半宽小的 SiC 层 20， 即， 比基底衬底的结晶度高的 SiC 层 20， 可以获得使能制造高质量半导体器件的碳化硅 衬底 1。
     再参考图 1， 在碳化硅衬底 1 中， 基底衬底 10 可以包括由单晶碳化硅构成的单晶 层 10B， 以便包括在面向 SiC 层 20 侧上的主表面 10A。通过这样做， 在制造包括碳化硅衬底 1 的半导体器件时， 容易处理的厚度大的这种状态保持在制造工艺的早期阶段， 并且在制造 工艺期间， 去除了除单晶层 10B 之外的基底衬底的区域 10C， 以仅允许基底衬底 10 的单晶层 10B 保留在半导体器件内部。由此， 便于在制造工艺中处理碳化硅衬底 1 的同时， 可以制造 高质量的半导体器件。
     另外， 在碳化硅衬底 1 中， 优选 SiC 层 20 的微管密度比单晶层 10B 低。另外， 在碳 化硅衬底 1 中， 优选， SiC 层 20 的穿透螺旋位错密度比单晶层 10B 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的穿透刃型位错密度比单晶层 10B 低。另外， 在碳化硅衬底 1 中， 优 选， SiC 层 20 的基面位错密度比上述单晶层 10B 低。另外， 在上述碳化硅衬底 1 中， 优选， SiC 层 20 的混合位错密度比单晶层 10B 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的层 错密度比单晶层 10B 低。另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的点缺陷密度比单晶层 10B 低。由此， 通过布置缺陷密度比基底衬底 10 的单晶层 10B 低的 SiC 层 20， 可以获得使 能制造高质量半导体器件的碳化硅衬底 1。
     另外， 在碳化硅衬底 1 中， 优选， SiC 层 20 的 X 射线摇摆曲线的半宽比单晶层 10B 小。由此， 通过布置比基底衬底 10 的单晶层 10B 的 X 射线摇摆曲线的半宽小的 SiC 层 20， 即比基底衬底 10 的单晶层 10B 的结晶度高的 SiC 层 20， 可以获得使能制造高质量半导体器 件的碳化硅衬底 1。
     在 本 实 施 例 的 碳 化 硅 衬 底 1 中， 基 底 衬 底 10 中 的 杂 质 密 度 可 以 不 低 于 18 -3 5×10 cm 。 由此， 增加了基底衬底 10 中的载流子密度， 并且可以获得适合于制造垂直半导 体器件的碳化硅衬底 1。另外， 基底衬底 10 中的杂质浓度可以高于 2×1019cm-3。然后， SiC 18 -3 19 -3 层 20 中的杂质浓度可以高于 5×10 cm 且低于 2×10 cm 。由此， 可以降低在厚度方向上 的电阻率， 同时抑制产生由热处理造成的层错。
     在本实施例的碳化硅衬底 1 中， 基底衬底 10 的电阻率可以不低于 1×105Ω·cm。 由此， 增加基底衬底 10 中的电阻值， 并且可以获得适合于制造要求适用于较高频率的横向 半导体器件的碳化硅衬底 1。
     在本实施例中的碳化硅衬底 1 中， SiC 层 20 的与基底衬底 10 相反的主表面 20A 可 以相对于面取向 {0001} 具有不小于 50°且不大于 65°的偏离角。由此， 可以获得使能制 造高性能半导体器件的同时有效使用碳化硅单晶的碳化硅衬底 1。
     在碳化硅衬底 1 中， 主表面 20A 的偏离取向与 <1-100> 方向之间的角度可以不大 于 5°。<1-100> 方向是碳化硅衬底中代表性的偏离取向。通过将制造碳化硅衬底 1 的过 程中由切片操作的变化等导致的偏离取向变化设定为 5°或更小， 可以便于在碳化硅衬底1 上 ( 主表面 20A 上 ) 进行外延生长层的形成等。此外， 在碳化硅衬底 1 中， 在 <1-100> 方 向上相对于 {03-38} 面的主表面 20A 的偏离角可以不小于 -3°且不大于 5°。由此， 可以 进一步提高在利用碳化硅衬底 1 制造 MOSFET 等的情况下的沟道迁移率。
     其间， 在碳化硅衬底 1 中， 主表面 20A 的偏离取向与 <11-20> 方向之间的角度可以 不大于 5°。像上述 <1-100> 的方向一样， <11-20> 方向是碳化硅衬底中代表性的偏离取 向。通过将制造碳化硅衬底 1 的过程中由切片操作的变化等导致的偏离取向变化设定为 ±5°， 可以便于在 SiC 层 20 上进行外延生长层的形成等。
     在本实施例中的碳化硅衬底 1 中， 优选， 对 SiC 层 20 的与基底衬底 10 相反的主表 面 20A 进行抛光。由此， 可以在主表面 20A 上形成高质量的外延生长层。因此， 可以制造包 括例如作为有源层的高质量外延生长层的半导体器件。 即， 通过采用这种结构， 可以获得使 能制造包括在 SiC 层 20 上形成的外延层的高质量半导体器件的碳化硅衬底 1。
     现在将描述制造上述碳化硅衬底 1 的方法。 参考图 2， 在本实施例的制造碳化硅衬 底的方法中， 首先， 执行衬底准备步骤， 作为步骤 (S 10)。在该步骤 (S 10) 中， 准备由碳化 硅构成的基底衬底 10 以及由单晶碳化硅构成的 SiC 衬底 20。
     然后， 执行衬底平坦化步骤， 作为步骤 (S20)。 在该步骤 (S20) 中， 例如， 通过抛光， 对在后面将描述的步骤 (S30) 中将要彼此接触的基底衬底 10 和 SiC 衬底 20 的各个主表面 ( 接合表面 ) 进行抛光。虽然该步骤 (S20) 不是必要步骤， 但是通过执行该步骤， 彼此相对 的基底衬底 10 和 SiC 衬底 20 之间的间隙大小会变一致， 并因此提高在后面将要描述的步 骤 (S40) 中接合表面中反应 ( 接合 ) 的一致性。因此， 可以使基底衬底 10 和 SiC 衬底 20 更可靠地彼此接合。另外， 为了使基底衬底 10 和 SiC 衬底进一步可靠地彼此接合， 上述接 合表面的表面粗糙度 Ra 优选小于 100nm， 且优选小于 50nm。此外， 通过将接合表面的表面 粗糙度 Ra 设定为小于 10nm， 可以实现更可靠的接合。
     另一方面， 可以省略步骤 (S20)， 并且可以在没有对要彼此接触的基底衬底 10 和 SiC 衬底 20 的各个主表面进行抛光的情况下执行步骤 (S30)。由此可以减少制造碳化硅衬 底 1 的成本。此外， 在制造基底衬底 10 和 SiC 衬底 20 时， 从去除由切片等造成的表面周围 的损伤层的观点考虑， 例如， 代替上述步骤 (S20) 或在步骤 (S20) 之后， 可以执行通过蚀刻 去除损伤层的步骤， 然后可以执行将在后面描述的步骤 (S30)。
     然后， 执行堆叠步骤， 作为步骤 (S30)。在该步骤 (S30) 中， 将 SiC 衬底 20 放置在 基底衬底 10 的主表面上并与之接触， 使得堆叠衬底被制造。这里， 在该步骤 (S30) 中， SiC 衬底 20 的与基底衬底 10 相反的主表面 20A 可以相对于 {0001} 面具有不小于 50°且不大 于 65°的偏离角。由此， 可以容易地制造其中 SiC 层 20 的主表面 20A 相对于 {0001} 面具 有不小于 50°且不大于 65°的偏离角的碳化硅衬底 1。另外， 在步骤 (S30) 中， 上述主表 面 20A 的偏离取向与 <1-100> 方向之间的角度可以不大于 5°。 由此， 可以便于在制造的碳 化硅衬底 1 上 ( 主表面 20A 上 ) 进行外延生长层的形成等。此外， 在步骤 (S30) 中， 主表面 20A 在 <1-100> 方向上相对于 {03-38} 面的偏离角可以不小于 -3°且不大于 5°。由此， 可 以进一步提高利用制造的碳化硅衬底 1 来制造 MOSFET 等情况下的沟道迁移率。
     其间， 在步骤 (S30) 中， 主表面 20A 的偏离取向与 <11-20> 方向之间的角度可不大 于 5°。由此， 可以便于在制造的碳化硅衬底 1 上进行外延生长层的形成等。
     然后， 执行接合步骤， 作为步骤 (S40)。在该步骤 (S40) 中， 通过加热上述堆叠衬底， 基底衬底 10 和 SiC 衬底 20 彼此接合。通过上述工艺， 可以容易地制造第一实施例中的 碳化硅衬底 1， 其包括接合的 SiC 衬底 20， 作为 SiC 层 20。在该步骤 (S40) 中， 可以在通过 降低环境大气压力获得的气氛中加热上述堆叠衬底。由此， 可以降低用于制造碳化硅衬底 1 的成本。
     这里， 在步骤 (S30) 中制造的堆叠衬底中， 在基底衬底 10 和 SiC 衬底 20 之间形成 的间隙优选不大于 100μm。由此， 在步骤 (S40) 中， 可以实现基底衬底 10 和 SiC 衬底 20 之 间的均匀接合。
     在上述步骤 (S40) 中， 上述堆叠衬底优选地被加热到不低于碳化硅的升华温度的 温度范围。由此， 可以使基底衬底 10 和 SiC 衬底 20 彼此更可靠地接合。具体地， 通过在该 堆叠衬底中将在基底衬底 10 和 SiC 衬底 20 之间形成的间隙设定为 100μm 或更小， 可以实 现由 SiC 的升华造成的均匀接合。
     在步骤 (S40) 中用于加热堆叠衬底的温度优选不低于 1800℃且不高于 2500℃。 当 加热温度低于 1800℃时， 实现基底衬底 10 和 SiC 衬底 20 之间的接合要花费很长时间， 并 降低了制造碳化硅衬底 1 的效率。另一方面， 当加热温度超过 2500℃时， 制造的碳化硅衬 底 1 中基底衬底 10 和 SiC 衬底 20 的各个表面会变粗糙且有更多的晶体缺陷。为了提高制 造效率， 同时进一步抑制在碳化硅衬底 1 中产生缺陷， 在步骤 (S40) 中用于加热堆叠衬底的 温度优选不低于 1900℃且不高于 2100℃。另外， 通过将步骤 (S40) 中加热期间气氛的压力 -5 6 设定为 10 Pa 或更高且 10 Pa 或更低， 可以利用简化的设备进行上述接合。此外， 在该步骤 -1 4 (S40) 中， 可以在比 10 Pa 高且比 10 Pa 低的压力下， 加热上述堆叠衬底。由此， 利用简化的 设备可以进行上述接合， 并且在相对短的时间段中能够获得用于进行接合的气氛， 并由此 可以减少用于制造碳化硅衬底 1 的成本。此外， 在步骤 (S40) 中的加热期间的气氛可以是 惰性气体气氛。 在采用惰性气体气氛作为该气氛时， 优选包含选自由氩、 氦和氮组成的组的 至少一种的惰性气体气氛。
     本实施例中的制造碳化硅衬底 1 的方法可以进一步包括对 SiC 衬底 20 的主表面 进行抛光的步骤， 所述 SiC 衬底 20 的主表面对应于 SiC 衬底 20 的与堆叠衬底中基底衬底 10 相反的主表面 20A。由此， 可以制造其中对 SiC 层 20 的与基底衬底 10 相反的主表面 20A 进行抛光的碳化硅衬底 1。这里， 该抛光步骤可以在基底衬底 10 和 SiC 衬底 20 之间的接合 之前或之后执行， 只要在步骤 (S10) 之后执行即可。
     ( 第二实施例 )
     现在将描述代表本发明的另一实施例的第二实施例。参考图 3， 基本上， 第二实施 例中的碳化硅衬底 1 具有与第一实施例中的碳化硅衬底 1 的结构相同的结构， 实现相似的 效果， 并且可以类似地制造。然而， 第二实施例中的碳化硅衬底 1 与第一实施例中的碳化硅 衬底 1 的不同在于堆叠了多个 SiC 层 20。
     也就是， 参考图 3， 第二实施例中的碳化硅衬底 1 包括在基底衬底 10 上的多个 ( 本 实施例中为两个 )SiC 层 20。 由此， 本实施例中的碳化硅衬底 1 是根据想要的半导体器件结 构的包括 SiC 层 20 的碳化硅衬底。更具体地， 例如当碳化硅衬底 1 用于制造垂直功率器件 ( 垂直 MOSFET ； 金属氧化物半导体场效应晶体管等 ) 时， 为了尽可能多地降低碳化硅衬底 1 中堆叠方向上 ( 厚度方向上 ) 的电阻率， 优选增加基底衬底 10 中的杂质密度。另一方面， 由于基底衬底 10 中的杂质密度较高， 所以改变了形成基底衬底 10 的 SiC 的晶格常数。因此， 当杂质密度比高杂质密度的基底衬底 10 显著低的 SiC 衬底 20 直接接合到基底衬底 10 上时， 由于基底衬底 10 和 SiC 衬底 20 之间的晶格常数差， 获得的碳化硅衬底 1 的形变或翘 曲会大， 并且晶体缺陷的密度会变高。相反， 通过在杂质密度高的基底衬底 10 和杂质密度 低的 SiC 衬底 20 之间夹入杂质密度介于中间的另一个 SiC 衬底 20， 以由此使碳化硅衬底 1 的厚度方向上晶格常数逐渐变化， 能够抑制这种问题的产生。
     现在将描述制造根据第二实施例的碳化硅衬底 1 的方法。可以像第一实施例那 样， 在上面的第一实施例中的制造碳化硅衬底 1 的方法中， 在步骤 (S30) 中通过在基底衬底 10 上堆叠多个 ( 两个 )SiC 衬底 20， 执行根据第二实施例的碳化硅衬底 1。另一方面， 通过 采用下面的制造工艺， 可以制造包括更牢固地彼此接合的多个 SiC 衬底 20 的碳化硅衬底 1。
     也就是， 参考图 4， 像第一实施例那样， 首先执行步骤 (S 10) 至 (S40)。之后， 在步 骤 (S50) 中， 执行第二堆叠步骤。在该步骤 (S50) 中， 通过在步骤 (S30) 中在基底衬底 10 上堆叠的并在步骤 (S40) 中与基底衬底 10 接合的 SiC 衬底 20 上进一步堆叠另一个 SiC 衬 底 20， 来制造第二堆叠衬底。
     然后， 执行第二接合步骤， 作为步骤 (S60)。在该步骤 (S60) 中， 像上述步骤 (S40) 那样， 通过加热上述第二堆叠衬底， 使该堆叠衬底和另一个 SiC 衬底 20 彼此接合。通过如 此重复地执行放置 ( 堆叠 )SiC 衬底 20 的步骤和接合 SiC 衬底 20 的步骤， 可以容易地制造 其中堆叠多个 SiC 层 20 的碳化硅衬底 1。 在上述制造方法中， 可以对要在步骤 (S50) 中彼此接触的 SiC 衬底 20 的各个主 表面 ( 接合表面 ) 进行平坦化。这里， 为了使 SiC 衬底 20 更可靠地彼此接合， 上述接合表 面的表面粗糙度 Ra 优选小于 100nm， 且优选小于 50nm。此外， 通过将该接合表面的表面粗 糙度 Ra 设定为小于 10nm， 可以实现进一步可靠的接合。另一方面， 可以省略用于上述平坦 化的抛光， 并且可以在没有对要彼此接触的 SiC 衬底 20 的各个主表面进行抛光的情况下， 执行步骤 (S50)。由此可以降低用于制造碳化硅衬底 1 的成本。此外， 在制造 SiC 衬底 20 时， 从去除由切片等造成的表面周围的损伤层的观点考虑， 例如， 代替上述平坦化步骤或在 平坦化步骤之后， 可以执行通过蚀刻去除损伤层的步骤， 然后可以执行步骤 (S50)。
     ( 第三实施例 )
     现在将描述代表本发明的又一个实施例的第三实施例。参考图 5 和 6， 基本上， 第 三实施例中的碳化硅衬底 1 具有与第一实施例中的碳化硅衬底 1 的结构相类似的结构， 实 现类似的效果， 并且能够类似地制造。然而， 第三实施例中的碳化硅衬底 1 与第一实施例中 的碳化硅衬底 1 的不同在于多个 SiC 层 20 二维地布置成对准。
     也就是， 参考图 5 和 6， 在第三实施例的碳化硅衬底 1 中， 多个 ( 在本实施例中为九 个 )SiC 层 20 被二维地布置成对准。也就是， 多个 SiC 层 20 沿着基底衬底 10 的主表面 10A 布置对准。更具体地， 九个 SiC 层 20 布置成矩阵， 使得基底衬底 10 上相邻的 SiC 层 20 相 互接触。由此， 本实施例中的碳化硅衬底 1 是能够作为大直径高质量 SiC 层 20 进行处理的 碳化硅衬底 1。然后， 通过使用这种碳化硅衬底 1， 用于制造半导体器件的工艺能够更有效 率。再参考图 5， 相邻 SiC 层 20 的各个端表面 20B 基本垂直于 SiC 层 20 的主表面 20A。由 此， 可以容易地制造本实施例的碳化硅衬底 1。注意， 像第一实施例那样， 在步骤 (S30) 中， 通过二维布置对准端表面 20B 基本垂直于主表面 20A 的多个 SiC 衬底 20， 能够制造第三实 施例中的碳化硅衬底 1。
     上述的第二和第三实施例中的碳化硅衬底 1 的结构可以彼此相接合。具体地， 例 如， SiC 层 20 可以布置在基底衬底 10 上， 并且多个 SiC 层 20 在 SiC 层 20 上二维布置对准。 在上述第二实施例中参考图 4 描述的制造方法中， 通过在步骤 (S50) 中二维对准放置端表 面 20B 基本垂直于主表面 20A 的多个 SiC 衬底 20， 能够制造这种碳化硅衬底 1。
     在上述实施例的碳化硅衬底 1 中， 形成 SiC 层 20 的碳化硅优选具有六方晶系结 构， 并且晶体结构更优选是 4H-SiC。另外， 基底衬底 10 和 SiC 层 20( 在包括多个 SiC 层 20 的情况下， 以及相邻的 SiC 层 20) 优选由晶体结构相同的碳化硅单晶构成。由此， 对于基底 衬底 10 和 SiC 层 20， 通过采用晶体结构相同的碳化硅单晶， 使诸如热膨胀系数的物理性质 相匹配， 以及能够抑制在制造碳化硅衬底和包括该碳化硅衬底的半导体器件的工艺期间的 碳化硅衬底 1 的翘曲、 基底衬底 10 和 SiC 层 20 之间分离、 或产生 SiC 层 20 之间的分离。
     此外， 在 SiC 层 20 和基底衬底 10( 在包括多个 SiC 层 20 的情况下， 以及相邻的 SiC 层 20) 中， 形成它们的碳化硅单晶的 c 轴之间的角度优选小于 1°， 并且更优选小于 0.1°。 此外， 优选， 碳化硅单晶的 c 面在平面中没有旋转。
     基底衬底 10 优选地具有不小于 2 英寸的直径， 并且更优选具有不小于 6 英寸的直 径。 另外， 碳化硅衬底 1 具有的厚度优选不小于 200μm 且不大于 1000μm， 以及更优选不小 于 300μm 且不大于 700μm。此外， SiC 层 20 具有的电阻率优选不高于 50mΩcm， 且更优选 不高于 20mΩcm。 ( 第四实施例 )
     现在将描述利用根据上述本发明的碳化硅衬底制造的半导体器件的一个实例， 作 为第四实施例。 参考图 7， 根据本发明的半导体器件 101 是垂直 DiMOSFET( 双注入 MOSFET)， 并包括衬底 102、 缓冲层 121、 击穿电压保持层 122、 p 区 123、 n+ 区 124、 p+ 区 125、 氧化物膜 126、 源电极 111 和上源电极 127、 栅电极 110 以及在衬底 102 的背表面侧上形成的漏电极 112。具体地， 由碳化硅构成的缓冲层 121 被形成在由具有 n 导电型的碳化硅构成的衬底 102 的表面上。采用包括在上述第一至第三实施例中描述的碳化硅衬底 1 的根据本发明的 碳化硅衬底作为衬底 102。然后， 在采用上述第一至第三实施例中的碳化硅衬底 1 的情况 下， 缓冲层 121 形成在碳化硅衬底 1 的 SiC 层 20 上。缓冲层 121 具有 n 导电型， 且例如厚 17 -3 度为 0.5μm。另外， 缓冲层 121 中的 n 型导电杂质的密度例如可以是 5×10 cm 。击穿电 压保持层 122 形成在该缓冲层 121 上。该击穿电压保持层 122 由具有 n 型导电性的碳化硅 构成， 并且其具有例如 10μm 的厚度。 另外， 在击穿电压保持层 122 中， 可以采用 5×1015cm-3 的值作为 n 型导电杂质的密度。
     在该击穿电压保持层 122 的表面中， 具有 p 导电型的 p 区 123 被形成为彼此隔开 一定距离。在 p 区 123 内部中， 在 p 区 123 的表面层中形成 n+ 区 124。另外， p+ 区 125 形成 在与该 n+ 区 124 相邻的位置处。氧化物膜 126 被形成为从一个 p 区 123 中的 n+ 区 124 延 伸到 p 区 123、 暴露在两个 p 区 123 之间的击穿电压保持层 122、 另一个 p 区 123 和另一个 + p 区 123 中的 n 区 124。栅电极 110 形成在氧化物膜 126 上。此外， 源电极 111 形成在 n+ 区 124 和 p+ 区 125 上。上源电极 127 形成在该源电极 111 上。此外， 在衬底 102 中， 漏电 极 112 形成在背表面上， 所述背表面是与其中形成缓冲层 121 的前表面相反的表面。
     在本实施例的半导体器件 101 中， 采用根据本发明的诸如在上述第一至第三实施 例中描述的碳化硅衬底 1 的碳化硅衬底作为衬底 102。也就是， 半导体器件 101 包括 ： 作为
     碳化硅衬底的衬底 102、 外延生长且形成在衬底 102 上的缓冲层 121 和击穿电压保持层 122 以及在击穿电压保持层 122 上形成的源电极 111。该衬底 102 是诸如碳化硅衬底 1 的根据 本发明的碳化硅衬底。 这里， 如上所述， 根据本发明的碳化硅衬底是使能降低制造半导体器 件的成本的碳化硅衬底。因此， 半导体器件 101 是已经降低了制造成本的半导体器件。
     现在参考图 8 至 12， 将描述制造图 7 中所示的半导体器件的方法。 参考图 8， 首先， 执行衬底准备步骤 (S110)。 这里， 准备由碳化硅构成的、 例如具有作为主表面的 (03-38) 面 的衬底 102( 参见图 9)。准备包括利用上述第一至第三实施例中描述的制造方法制造的碳 化硅衬底 1 的根据上述本发明的碳化硅衬底， 作为衬底 102。
     可替选地， 例如， 可以采用具有 n 导电类型以及 0.02Ωcm 的衬底电阻的衬底， 作为 该衬底 102( 参见图 9)。
     然后， 如图 8 所示， 执行外延层形成步骤 (S120)。具体地， 在衬底 102 的表面上形 成缓冲层 121。该缓冲层 121 形成在用作衬底 102 的碳化硅衬底 1 的 SiC 层 20( 参见图 1、 3 和 5) 上。具有 n 导电类型且具有例如 0.5μm 厚度的、 由碳化硅构成的外延层， 作为缓冲 17 -3 层 121。例如， 能够采用 5×10 cm 的值作为缓冲层 121 中导电杂质的密度。然后， 如图 9 所示， 在该缓冲层 121 上形成击穿电压保持层 122。利用外延生长方法， 形成具有 n 导电类 型的、 由碳化硅构成的层， 作为该击穿电压保持层 122。 例如， 能够采用 10μm 的值作为该击 15 -3 穿电压保持层 122 的厚度。此外， 能够采用 5×10 cm 的值作为该击穿电压保持层 122 中 n 型导电杂质的密度。
     然后， 如图 8 所示， 执行注入步骤 (S130)。具体地， 利用使用光刻和蚀刻形成的 氧化物膜作为掩模， 向击穿电压保持层 122 中注入具有 p 导电型的杂质， 以由此形成 p 区 123， 如图 10 所示。在去除使用的氧化物膜之后， 再用光刻和蚀刻来形成具有新图案的氧化 物膜。然后， 利用该氧化物膜作为掩模， 将 n 型导电杂质注入到指定区域， 以由此形成 n+ 区 124。通过利用相同的技术来注入具有 p 导电型的导电杂质， 形成 p+ 区 125。因此， 获得了 如图 10 所示的结构。
     在这种注入步骤之后， 执行活化退火处理。例如， 对于该活化退火处理， 使用氩气 作为气氛气体， 并能够采用 1700℃的加热温度以及 30 分钟加热时间段的条件。
     然后， 如图 8 所示， 执行栅极绝缘膜形成步骤 (S140)。具体地， 如图 11 所示， 氧化 + + 物膜 126 被形成为覆盖击穿电压保持层 122、 p 区 123、 n 区 124 和 p 区 125。例如， 可以进 行干法氧化 ( 热氧化 )， 作为用于形成该氧化物膜 126 的条件。作为干法氧化的条件， 能够 采用 1200℃的加热温度以及 30 分钟加热时间段的条件。
     之后， 如图 8 所示， 执行氮退火步骤 (S150)。具体地， 使用一氧化氮 (NO) 作为气 氛气体， 来执行退火处理。对于退火处理的温度条件， 例如， 设定 1100℃的加热温度、 120 分 钟的加热时间段。因此， 在氧化物膜 126 以及位于下方的击穿电压保持层 122、 p 区 123、 n+ 区 124 和 p+ 区 125 中的每个之间的界面附近， 引入了氮原子。在利用一氧化氮作为气氛气 体的这个退火步骤之后， 可以进一步执行利用惰性气体氩 (Ar) 气的退火。具体地， 使用氩 气作为气氛气体， 并采用 1100℃的加热温度以及 60 分钟加热时间段的条件。
     然后， 如图 8 所示， 执行电极形成步骤 (S160)。具体地， 利用光刻在氧化物膜 126 上形成具有图案的抗蚀剂膜。利用该抗蚀剂膜作为掩模， 蚀刻掉氧化物膜 126 的位于 n+ 区 124 和 p+ 区 125 上的部分。其后， 在该抗蚀剂膜上以及在氧化物膜 126 中形成的开口中形成由金属等制成的导体膜， 与 n+ 区 124 和 p+ 区 125 接触。之后， 通过去除该抗蚀剂膜， 去除 ( 剥离 ) 位于抗蚀剂膜上的导体膜。这里， 例如， 可以使用镍 (Ni) 作为导体。因而， 如图 12 所示， 可以获得源电极 111 和漏电极 112。注意， 这里优选进行用于合金化的热处理。具体 地， 例如， 利用代表惰性气体的氩气 (Ar) 作为气氛气体、 加热温度设定为 950℃以及加热时 间段设定为 2 分钟， 来进行热处理 ( 合金化处理 )。
     其后， 在源电极 111 上形成上源电极 127( 参见图 7)。另外， 在氧化物膜 126 上形 成栅电极 110( 参见图 7)。由此可以获得图 7 中示出的半导体器件 101。
     虽然通过可以用根据本发明的碳化硅衬底制造的半导体器件的实例的方式， 已 经在上述第四实施例中描述了垂直型 MOSFET， 但是可以制造的半导体器件并不限于这些。 例如， 用根据本发明的碳化硅衬底可以制造各种半导体器件， 诸如 JFET( 结型场效应晶体 管 )、 IGBT( 绝缘栅双极晶体管 ) 和肖特基势垒二极管。 另外， 虽然在上述第四实施例中已经 描述了通过在具有 (03-38) 面作为主表面的碳化硅衬底上形成用作操作层的外延层来制 造半导体器件的情况， 但是可以用作上述主表面的晶面并不限于此， 并且根据包括 (0001) 面的应用的任何晶面都可用作上述主表面。
     实例
     ( 实例 1)
     下面将描述根据本发明的实例 1。 准备由碳化硅单晶构成的不同衬底， 并执行用于 在改变加热温度的情况下检验衬底是否彼此接合或没有接合的试验。试验过程如下。
     首先， 将描述试验方法。准备具有如下面表 1 所示特性的衬底， 并且使衬底在加热 炉中， 在 1Pa 的压力下并且在 1950℃的温度下在惰性气体气氛中保持 3 小时， 同时使抛光的 表面彼此接触。之后， 将样品取出加热炉， 检查是否实现接合， 并测量形成相邻衬底的氮化 硅单晶的 c 轴之间的角度。 在样品 A 中， 尝试微管密度、 穿透螺旋位错密度、 穿透刃型位错密 度、 基面位错密度、 混合位错密度和层错密度彼此不同的导电衬底 ( 衬底 1 和 2) 之间的接 合。另外， 在样品 B 中， 尝试聚合类型彼此不同的导电衬底 ( 衬底 1) 和半绝缘衬底 ( 衬底 2) 之间的接合。此外， 在样品 C 中， 尝试了三种衬底 ( 衬底 1 至 3) 之间的接合。注意， 表1 中的表面粗糙度 Ra 表示彼此要进行接触的接合表面上的粗糙度。这里， 测量具有 10μm 的 一边的正方形区域中的表面粗糙度作为表面粗糙度 Ra。此外， 偏离角表示在 <11-20> 方向 上主表面相对于面取向 (0001) 的偏离角。此外， “-” 指示没有进行测量。
     另外， 为了比较， 还通过在加热炉中， 在惰性气体气氛中、 在 1800℃的温度下且在 133Pa 的压力下使衬底保持 3 小时， 来进行试验， 以检查在样品 A 至 C 中是否实现了接合。
     现在将描述试验的结果。在样品 A 至 C 中的每个中， 这些样品在 1950℃的温度和 1Pa 的压力下、 在惰性气体气氛中保持 3 小时的条件下进行了接合， 实现了牢固接合。形成样品 A 中的衬底的碳化硅单晶的 c 轴之间的角度是 0.1°， 并且样品 B 中 c 轴之间的角度是 8°。另外， 样品 C 中各个衬底 1 和衬底 2 的 c 轴之间的角度是 0.3°， 并且各个衬底 2 和 衬底 3 的 c 轴之间的角度是 0.1°。基于这些事实， 可以确认， 通过接合缺陷密度、 导电性 ( 杂质密度 ) 和聚合类型彼此不同的衬底， 可以制造碳化硅衬底， 并且通过接合堆叠的三个 衬底可以制造碳化硅衬底。
     另一方面， 对于在 1800℃的温度和 133Pa 的压力下、 在惰性气体气氛中保持 3 小时 的条件下进行的接合， 在样品 A 至 C 中没有一个能实现接合。基于这种事实， 可以确认， 在 由碳化硅单晶构成的衬底之间的接合中加热温度很重要， 并且， 为了实现有效率的接合， 加 热温度期望是 1950℃或更高， 这等于或高于 SiC 升华的温度。
     在按顺序分别接合 n 型杂质密度为 9×1018cm-3、 3×1019cm-3 和 1×1020cm-3 的衬底 1、 2 和 3 的样品 C 中的翘曲为 10μm。相反， 还制造了其中衬底 1 和衬底 3 直接彼此接合的 样品， 并且其翘曲是 50μm。 基于该事实， 可以确认， 通过将杂质密度高的衬底和杂质密度低 的衬底接合并且在它们之间插入杂质密度介于它们之间的另一衬底， 使得晶格常数在获得 的接合衬底的厚度方向上逐渐变化， 可以降低接合衬底的翘曲。
     ( 实例 2)
     下面将描述根据本发明的实例 2。 进行试验， 所述试验用于研究各自主表面相对于 (0001) 面大大地倾斜的衬底 ( 每个都具有相对于面取向 {0001} 的偏离角不小于 50°且不 大于 65°的主表面的衬底 ) 是否能彼此接合， 以及用于研究主表面相对于 (0001) 面大大地 倾斜的衬底和具有 (0001) 面作为主表面的衬底能否彼此接合。试验过程如下。
     首先， 将描述试验方法。准备具有如下面的表 2 中所示特性的衬底， 并且使衬底在 加热炉中， 在 1Pa 的压力和 1950℃的温度下， 在惰性气体气氛中保持 3 小时， 同时使主表面 彼此接触。之后， 将样品从加热炉取出， 检查是否实现接合。
     现在将描述试验的结果。在压力为 1Pa 和温度为 1950℃下、 在惰性气体气氛中保 持 3 小时的条件下进行接合的样品 D 和 E 的每个中， 都实现了牢固的接合。基于该事实， 可以确认主表面相对于 (0001) 面大大地倾斜的衬底能够很容易接合到主表面相对于 (0001) 面相类似大大地倾斜的衬底以及具有 (0001) 面作为主表面的衬底。
     ( 实例 3)
     进行试验， 所述试验用于检查利用根据本发明的制造碳化硅衬底的方法获得的碳 化硅衬底中基底衬底和 SiC 层之间的晶体取向关系。试验过程如下。
     首先， 准备两个衬底 ( 基底衬底 10 和 SiC 衬底 20)， 每个都由 SiC 构成并且具有 (03-38) 面作为主表面。然后， 使这两个衬底分层， 使得主表面彼此接触以制造堆叠衬底。 在 1Pa 压力下在氮气体气氛中保持 30 小时的条件下， 将该堆叠衬底加热到 2100℃， 该温度 等于或高于 SiC 的升华温度， 使得两个衬底彼此接合。由此制造了碳化硅衬底。这里， 基底 衬底 10 的温度保持在比 SiC 衬底 20 的温度略微高的温度处。然后， 利用电子背散射衍射 (EBSD) 方法， 检验与获得的碳化硅衬底的接合表面相垂直的横截面中的晶体取向。
     现在将描述试验结果。 参考图 13， 通过比较 SiC 层 20 中位置 A 处的 EBSD 图案 ( 图 14) 以及基底衬底 10 中位置 B 处的 EBSD 图案 ( 图 15) 可以看出， 它们被布置成彼此横跨 边界 30， 这些位置彼此匹配。因此， 可以看出形成基底衬底 10 的 SiC 晶体和形成 SiC 层 20 的 SiC 晶体在 c 轴方向上是相同的， 并且在 c 面中没有旋转。这可能是因为 ： 作为通过保持 在比 SiC 衬底 20 略微高的温度下的基底衬底 10 的升华实现了基底衬底 10 和 SiC 衬底 20 之间的接合的事实的结果， 形成基底衬底 10 的 SiC 晶体和形成 SiC 层 20 的 SiC 晶体在晶 体取向上是相同的。 ( 实例 4)
     进行试验， 所述试验用于检验在堆叠衬底的接合期间在基底衬底和 SiC 衬底之间 形成的间隙的大小和堆叠衬底的接合状态之间的关系。首先， 与上面实例 3 的情况一样， 准 备两个衬底 ( 基底衬底 10 和 SiC 衬底 20)， 并使这两个衬底分层， 使得其主表面彼此接触。 由此制造堆叠衬底。 这里， 进行调整， 使得在两个衬底之间形成的间隙为 0.5 到 1000μm 宽。 然后， 像上面实例 3 一样， 将上述堆叠衬底加热到 2100℃， 并在 1Pa 的压力下， 在氮气体气氛 中保持 30 小时。然后， 检查处理之后堆叠衬底的接合状态。表 3 示出了试验的结果。
     表3
     间隙 (μm) 接合状态
     0.5 A 1 A 10 A 50 A 100 A 200 B 1000 CA： 均匀接合
     B： 部分接合
     C： 接合不成功
     在表 3 中， 其中两个衬底在整个区域上彼此均匀接合的样品被标记为 A， 其中仅实 现部分接合的样品被标记为 B， 其中两个衬底之间没有成功接合的样品被标记为 C。如表 3 所示， 可以确认 ： 为了实现均匀接合， 形成在基底衬底和 SiC 衬底之间的间隙优选不大于 100μm。
     如上面第四实施例所述， 可以利用根据本发明的碳化硅衬底来制造半导体器件。 也就是， 在根据本发明的半导体器件中， 在利用根据上述本发明的制造碳化硅衬底的方法而制造的碳化硅衬底上形成用作操作层的外延生长层。从不同角度描述， 在根据本发明的 半导体器件中， 用作操作层的外延生长层形成在根据以上本发明的碳化硅衬底上。更具体 地， 根据本发明的半导体器件包括根据以上本发明的碳化硅衬底、 形成在该碳化硅衬底上 的外延生长层以及形成在该外延生长层上的电极。也就是， 根据本发明的半导体器件包括 由碳化硅构成的基底衬底、 由单晶碳化硅构成且布置在与之接触的基底衬底上的 SiC 层、 形成在 SiC 层上的外延生长层以及形成在该外延生长层上的电极。
     应该理解， 这里公开的实施例和实例都是说明性的， 在各个方面没有限制性。 本发 明的范围由权利要求项来限定， 而不是由上述说明书来定义， 并且意图包括该范围内的任 何修改以及与权利要求项等效的意义。
     工业应用性
     根据本发明的碳化硅衬底及其制造方法尤其有利地应用于用来制造要求降低制 造成本的半导体器件的碳化硅衬底及其制造方法。另外， 根据本发明的半导体器件尤其有 利地应用于要求降低制造成本的半导体器件。
     附图标记列表
     1 碳化硅衬底 ； 10 基底衬底 ； 10A 主表面 ； 20SiC 层 (SiC 衬底 ) ； 20A 主表面 ； 20B 端表面 ； 30 边界 ； 101 半导体器件 ； 102 衬底 ； 110 栅电极 ； 111 源电极 ； 112 漏电极 ； 121 缓冲 + + 层； 122 击穿电压保持层 ； 123p 区 ； 124n 区 ； 125p 区 ； 126 氧化物膜 ； 以及 127 上源电极。