一种基于晶体管级的与/异或门电路.pdf

本发明公开了一种基于晶体管级的与/异或门电路，特点是包括第一传输门逻辑模块、第二传输门逻辑模块和互补CMOS逻辑模块；优点是在互补CMOS逻辑模块中，第一PMOS管与第一NMOS管组成第一反相器，第二PMOS管和第二NMOS管组成第二反相器，第三PMOS管和第三NMOS管组成第三反相器，第八PMOS管和第八NMOS管组成第四反相器，第一传输门逻辑模块及第二传输门逻辑模块不但减小了短路功耗，而且降低了第四反相器的亚阈功耗，使电路的整体功耗得到减小；四个反相器增强了电路的整体驱动能力；本发明的电路结构简单而且较为对称，便于版图的布局。

权利要求书1.  一种基于晶体管级的与/异或门电路，其特征在于包括第一传输门逻辑模块、第二传输门逻辑模块和互补CMOS逻辑模块，所述的第一传输门逻辑模块包括第四PMOS管、第七PMOS管、第四NMOS管和第七NMOS管，所述的第二传输门逻辑模块包括第五PMOS管、第六PMOS管、第五NMOS管和第六NMOS管，所述的互补CMOS逻辑模块包括第一PMOS管、第二PMOS管、第三PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第八NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极及所述的第八PMOS管的源极均与外部电源电压输入端连接，所述的第一PMOS管的栅极用于输入第一输入信号，所述的第一PMOS管的栅极分别与所述的第一NMOS管的栅极、所述的第四PMOS管的栅极及所述的第五NMOS管的栅极连接，所述的第一PMOS管的漏极分别与所述的第一NMOS管的漏极、所述的第四NMOS管的栅极及所述的第五PMOS管的栅极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极及所述的第八NMOS管的源极均接地，所述的第二PMOS管的栅极用于输入第二输入信号，所述的第二PMOS管的栅极分别与所述的第二NMOS管的栅极、所述的第六NMOS管的栅极及所述的第七PMOS管的栅极连接，所述的第二PMOS管的漏极分别与所述的第二NMOS管的漏极、所述的第六PMOS管的栅极及所述的第七NMOS管的栅极连接，所述的第三PMOS管的栅极用于输入第三输入信号，所述的第三PMOS管的栅极分别与所述的第三NMOS管的栅极、所述的第五PMOS管的源极及所述的第五NMOS管的漏极连接，所述的第三PMOS管的漏极分别与所述的第三NMOS管的漏极、所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第七PMOS管的源极及所述的第七NMOS管的漏极连接，所述的第四PMOS管的漏极分别与所述的第四NMOS管的源极、所述的第六PMOS管的漏极、所述的第六NMOS管的源极、所述的第七PMOS管的漏极、所述的第七NMOS管的源极、所述的第八PMOS管的栅极及所述的第八NMOS管的栅极连接，所述的第五PMOS管的漏极分别与所述的第五NMOS管的源极、所述的第六PMOS管的源极及所述的第六NMOS管的漏极连接，所述的第八PMOS管的漏极与所述的第八NMOS管的漏极连接，所述的第八PMOS管的漏极用于输出整体电路输出信号。2.  根据权利要求1所述的 一种基于晶体管级的与/异或门电路，其特征在于所述的外部电源电压输入端的输入电压为1.2V。

说明书一种基于晶体管级的与/异或门电路
技术领域
本发明涉及一种复合门电路，尤其是一种基于晶体管级的与/异或门电路。
背景技术
随着集成电路工艺尺寸的不断缩小和设计技术的快速发展，集成电路朝着更大规模、更复杂的趋势发展，功耗已经成为集成电路发展面临的严峻挑战之一。目前，几乎所有电路的设计方法均采用基于由“与”、“或”、“非”运算集为基础的布尔(Boolean)逻辑，可称之为传统布尔（Traditional Boolean，简称TB）逻辑。可以认为，当今集成电路设计所面临挑战的部分原因是传统布尔逻辑本身的局限性。实际上，数字电路既可以用基于“与或非”的传统布尔逻辑实现，也可以用基于“与/异或（AND/XOR）”的Reed-Muller（RM）逻辑实现。
延时、功耗和功耗-延时积是体现复合门电路性能的主要三个因素，优化这三个因素可以优化复合门电路的性能从而提高整体系统的性能，其中，功耗-延时积为功耗和延时的乘积，单位为焦耳，因此功耗-延时积是能量的衡量，可以作为一个开关器件性能的度量。较之于传统布尔逻辑，大约50%的电路采用RM逻辑可在面积、速度、功耗及功耗-延时积等性能上得到显著改进。早期，由于工艺水平的原因，基于RM逻辑的集成电路设计应用受到一定的限制。近年来，关于与/异或门电路结构的研究，虽然已突破采用与门和异或门级联而成的传统电路结构，提出新型的基于晶体管级设计的与/异或门电路结构，但是仍存在延时长、功耗高等问题。
发明内容
本发明所要解决的技术问题是提供一种在确保具有正确逻辑功能的前提下，延时短、功耗低且功耗-延时积小的基于晶体管级的与/异或门电路。
本发明解决上述技术问题所采用的技术方案为：一种基于晶体管级的与/异或门电路，包括第一传输门逻辑模块、第二传输门逻辑模块和互补CMOS逻辑模块，第一传输门逻辑模块包括第四PMOS管P4、第七PMOS管P7、第四NMOS管N4和第七NMOS管N7，第二传输门逻辑模块包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5和第六NMOS管N6，互补CMOS逻辑模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第八NMOS管N8，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极及第八PMOS管P8的源极均与外部电源电压输入端连接，第一PMOS管P1的栅极用于输入第一输入信号，第一PMOS管P1的栅极分别与第一NMOS管N1的栅极、第四PMOS管P4的栅极及第五NMOS管N5的栅极连接，第一PMOS管P1的漏极分别与第一NMOS管N1的漏极、第四NMOS管N4的栅极及第五PMOS管P5的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极及第八NMOS管N8的源极均接地，第二PMOS管P2的栅极用于输入第二输入信号，第二PMOS管P2的栅极分别与第二NMOS管N2的栅极、第六NMOS管N6的栅极及第七PMOS管P7的栅极连接，第二PMOS管P2的漏极分别与第二NMOS管N2的漏极、第六PMOS管P6的栅极及第七NMOS管N7的栅极连接，第三PMOS管P3的栅极用于输入第三输入信号，第三PMOS管P3的栅极分别与第三NMOS管N3的栅极、第五PMOS管P5的源极及第五NMOS管N5的漏极连接，第三PMOS管P3的漏极分别与第三NMOS管N3的漏极、第四PMOS管P4的源极、第四NMOS管N4的漏极、第七PMOS管P7的源极及第七NMOS管N7的漏极连接，第四PMOS管P4的漏极分别与第四NMOS管N4的源极、第六PMOS管P6的漏极、第六NMOS管N6的源极、第七PMOS管P7的漏极、第七NMOS管N7的源极、第八PMOS管P8的栅极及第八NMOS管N8的栅极连接，第五PMOS管P5的漏极分别与第五NMOS管N5的源极、第六PMOS管P6的源极及第六NMOS管N6的漏极连接，第八PMOS管P8的漏极与第八NMOS管N8的漏极连接，第八PMOS管P8的漏极用于输出整体电路输出信号。
所述的外部电源电压输入端的输入电压为1.2V。
与现有技术相比，本发明的优点在于通过HSPICE仿真验证，本发明的电路逻辑功能正确，在互补CMOS逻辑模块中，第一PMOS管与第一NMOS管组成第一反相器，第二PMOS管和第二NMOS管组成第二反相器，第三PMOS管和第三NMOS管组成第三反相器，第一反相器、第二反相器和第三反相器依次对第一输入信号、第二输入信号和第三输入信号进行反相，第八PMOS管和第八NMOS管组成第四反相器，用于对第一传输门逻辑模块及第二传输门逻辑模块的输出信号进行反相；第一传输门逻辑模块及第二传输门逻辑模块不但大大减小了短路功耗，而且减小了第四反相器的亚阈功耗，最终使电路的整体功耗得到有效地减小；第一反相器、第二反相器、第三反相器及第四反相器这四个反相器增强了电路的整体驱动能力；本发明的电路结构简单而且较为对称，便于版图的布局。
附图说明
图1为本发明的电路结构示意图；
图2为由CMOS AND门与CMOS结构XOR门级联得到的电路结构示意图；
图3为由CMOS AND门与经典的PTL结构XOR门级联得到的电路结构示意图；
图4为传统的基于晶体管级设计的AND/XOR门电路结构示意图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
一种基于晶体管级的与/异或门电路，包括第一传输门逻辑模块、第二传输门逻辑模块和互补CMOS逻辑模块，第一传输门逻辑模块包括第四PMOS管P4、第七PMOS管P7、第四NMOS管N4和第七NMOS管N7，第二传输门逻辑模块包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5和第六NMOS管N6，互补CMOS逻辑模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第八NMOS管N8，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极及第八PMOS管P8的源极均与外部电源电压输入端连接，外部电源电压输入端的输入电压为1.2V，第一PMOS管P1的栅极用于输入第一输入信号，第一PMOS管P1的栅极分别与第一NMOS管N1的栅极、第四PMOS管P4的栅极及第五NMOS管N5的栅极连接，第一PMOS管P1的漏极分别与第一NMOS管N1的漏极、第四NMOS管N4的栅极及第五PMOS管P5的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极及第八NMOS管N8的源极均接地，第二PMOS管P2的栅极用于输入第二输入信号，第二PMOS管P2的栅极分别与第二NMOS管N2的栅极、第六NMOS管N6的栅极及第七PMOS管P7的栅极连接，第二PMOS管P2的漏极分别与第二NMOS管N2的漏极、第六PMOS管P6的栅极及第七NMOS管N7的栅极连接，第三PMOS管P3的栅极用于输入第三输入信号，第三PMOS管P3的栅极分别与第三NMOS管N3的栅极、第五PMOS管P5的源极及第五NMOS管N5的漏极连接，第三PMOS管P3的漏极分别与第三NMOS管N3的漏极、第四PMOS管P4的源极、第四NMOS管N4的漏极、第七PMOS管P7的源极及第七NMOS管N7的漏极连接，第四PMOS管P4的漏极分别与第四NMOS管N4的源极、第六PMOS管P6的漏极、第六NMOS管N6的源极、第七PMOS管P7的漏极、第七NMOS管N7的源极、第八PMOS管P8的栅极及第八NMOS管N8的栅极连接，第五PMOS管P5的漏极分别与第五NMOS管N5的源极、第六PMOS管P6的源极及第六NMOS管N6的漏极连接，第八PMOS管P8的漏极与第八NMOS管N8的漏极连接，第八PMOS管P8的漏极用于输出整体电路输出信号。
为了比较本发明所提出的基于晶体管级的与/异或门电路在55nm CMOS工艺下，相对于具有相同逻辑功能的以下三种电路：由CMOS AND门与CMOS结构XOR门级联得到的电路、由CMOS AND门与经典的PTL结构XOR门级联得到的电路及已有的基于晶体管级设计的AND/XOR门电路，在一个工作周期内的功耗、延时及功耗-延时积，使用电路仿真工具HSPICE在输入信号频率为1GHZ、PMOS管的W/L取值为240nm/60nm、NMOS管的W/L取值为120nm/60nm、外部电源电压输入端的输入电压为1.2V的条件下，对以上四种电路结构在一个工作周期内的功耗、延时及功耗-延时积进行了仿真比较分析。
表1 在55nm CMOS工艺下本发明的电路结构在一个工作周期内的功耗、延时、功耗-延时积与其他三种电路结构的比较
结构功耗/uw延时/ns功耗-延时积/uw·ns本发明的电路结构16.160.101.62由CMOS AND门与CMOS结构XOR门级联得到的电路16.270.121.95由CMOS AND门与经典的PTL结构XOR门级联得到的电路17.030.111.87传统的基于晶体管级设计的AND/XOR门电路19.390.122.33
由表1可知，本发明的基于晶体管级的与/异或门电路在55nm CMOS工艺下与由CMOS AND门与CMOS结构XOR门级联得到的电路、由CMOS AND门与经典的PTL结构XOR门级联得到的电路及已有的基于晶体管级设计的AND/XOR门电路相比，在一个工作周期内，功耗分别降低了0.68%、5.11%和16.66%，延时分别减小了16.67%、9.09%和16.67%，功耗-延时积分别减小了16.92%、13.37%和30.47%。
由上述的比较数据可见，本发明的电路性能优于其它逻辑功能相同的电路结构，具有功耗低、延时小且功耗-延时积较低的优点。