含有选择性预充电电路的低功率存储器 本发明涉及随机存储器装置，更具体地说，涉及用于在存储器读操作期间降低功率耗散的改进的位线预充电电路。
图1显示了传统的RAM100。这里为了方便解释，RAM100具有7位地址输入以及6位数据字宽度(即，每一地址单元内有6位数据)。因此，在核心存储器阵列120中位单元的总数为6×27＝6×128＝768，并且它被排列成为16行，48列。每行被分割成8个数据字。
48列被分成表示每一数据字的6个位位置的6组。每组中的8列将共用一个8到1的读写列多路转换器(多路转换装置)130，组合读出放大器(“sense amp”)和写缓冲器140，以及数据I/O寄存器150。同时，每行中的所有各个RAM单元共用同一字线WL161。每列中的所有单元共用同一位线或位线对，该位线对将数据传给每一RAM单元，或从每一RAM单元接收数据。
在一般读操作中，RAM从输入终端ADD[6∶0]172接收7位源地址并且将其锁存在地址寄存器170中。该源地址的高4位进入行译码
器160，以便选择16行中的一行，并为被选中的行触发适当的WL161。在被选中的行中的48个位单元通过字线161在相同时间被访问，并且它们开始在48列位线上认定存储数据信号。源地址的低三位也同时输入到列译码器180，通过触发合适的列选择器YS171而选择对应于将要被访问数据字地8列中的一列。
一旦适当的列选择YS171被认定，对应于要读取的被选中的数据字的数据中的6位将经过6个8到1列多路转换器130、从被选中的行中的48个位线内被筛选出来。这6个数据信号进入6个相应的读出放大器140，产生最终的大数据信号，然后它驱动数据I/O150产生DOUT[5∶0]151。
为了增强读出放大器检测包含在被选中的单元中的信息的能力，并加速其本身的检测过程，在RAM100中包含预充电装置140。
RAM100的写操作与前面所述读操作中的地址译码和存储单元访问相似，所不同的是写数据DIN[5∶0]驱动写缓冲器(方框140部分)，后者随后经过1到8多路转换器130并且在被选中的列位线上驱动所述数据，所述数据最终被写入存储阵列120中被指定的存储单元。
图2A说明了一个典型的MOS静态RAM单元221，存储器核心阵列120可以容纳该单元。这里，PMOS晶体管227和NMOS晶体管223相串联形成存储单元的第一反相器，并且PMOS 228和NMOS224相串联形成另一反相器。这两个反相器被连接成为正反馈形式，形成锁存器。NMOS 225和NMOS 226晶体管作为传输门或旁路晶体管将锁存单元连接到位线对BLH215和BLL216上。NMOS晶体管225和226的栅极与字线WL261相连。
在不同的SRAM设计中，PMOS227和228上拉晶体管由电阻所代替。然而，这种类型的RAM单元在读操作期间在位线或位线对上驱动“1”(高逻辑电位)的能力比驱动“0”的能力相对更弱。因此，为了补偿这种弱“1”的问题，通过提供一种如图2B所示的位线预充电电路，SRAM已经有了改进。图2B所示的预充电电路显示具有连接到VDD的NMOS上拉晶体管213和214、用于迫使位线BLL216和BLH215到达预先确定的“1”，来解决RAM单元弱“1”的问题，并加速RAM的读操作。这样做，RAM单元的读延迟时间几乎全部由其在位线上驱动“0”的能力，连同预充电晶体管213，214将位线预充电到“1”的速度来确定。
由于传统的SRAM设计使用了如图2B所示的位线预充电电路，所以如图1所示的读出放大器140预定将通过检测从预充电的“1”电位(VREF)的非常小的电压降来区分位线上的“0”。这将允许每一个RAM单元221(图2A)中的NOMS下拉器件223和224与PMOS上拉器件227，228一样、借助于制造工艺具有最小尺寸，并有助于将整个RAM的尺寸减到最小。但是，这种单元设计需要预充电器件213和214(图2B)相对较大，允许从VDD流过足够大的电流，总能够在所希望的短的预充电延迟时间内将位线215，216驱动到高电位。而且，下面将指出，位线在整个核心存储阵列120中延伸，并因此呈现相对大的电容性负载。这种特性再次要求预充电器件213和214要大，以便在可接受的短的延迟时间内驱动位线。
图3A-3F集中地说明了传统的RAM100的典型的读操作时序。在如图3A所示的时钟波形中，在时钟周期1的上升沿之前，所需的源地址(ADD输入172)作为add1被锁存(图3B)。在同一时钟周期的第一个半周期间，该地址在译码器160内被译码为dec1，如图3C所示，在该时钟周期的第二个半周内，PCH111(图3D)被确定，并且位线215和216被由NMOS晶体管213和214所形成的预充电电路110充电。在接下来的时钟周期(时钟周期2)的第一个半周内，译码器160和180如图3E所示分别地触发被选中的行WL161和被选中的列YS171。这迫使核心存储阵列内的RAM单元221的被选中的行确定存储在相应的位线215和216上的位，并且迫使组列多路转换器130筛选出所要的被访问的数据字的适当的列。在时钟周期2的第二个半周期间，读出放大器140放大由组列多路转换器130所产生的读RAM数据，并且把被放大的数据作为d1传送到输出端DOUT151，如图3F所示。
在这里应当指出，由于越来越快的存储器需要与更快的处理器电路联接，所以RAM的设计者门已经将努力集中在减小预充电延迟时间上，即出现在上述所讨论的预充电电路110上的预充电延迟时间，图4说明了另一种已知的预充电电路设计400，该电路用于改善预充电速度，如Suh等人的美国专利第5,349,560号所公开的。如图4中所示，另外一对预充电上拉晶体管PMOS 417和418与位线对BLL和BLH相连，并邻近前面所述的包含预充电电路400的RAM器件的物理布局上的组列多路转换器MUX。当与传统的RAM器件413和414相结合时，晶体管417和418能够被触发，显著地增加到VDD的电流通路，只要通过它们物理上接近组列多路转换器MUX而减少了长位线对的电容效应。这里，预充电器件413，414，417，418是由“与非”门NAND412通过分析两种信号BLS423(块选择)和(非写启动)来控制的。在这种电路中，这些预充电器件当存储块被选择来执行读操作(BLS＝1和)时被触发。在写操作期间没有预充电。
图5说明另外一种传统的位线预充电电路设计500，该电路用来减少预充电延迟时间，如Callahan的美国专利第5,521,875号所公开的。这种预充电电路使用两端口RAM单元521，它包括由读字线RWL561来选通的读端口NMOS晶体管525，以及由写字线WWL562来选通的NMOS晶体管526。读多路转换器(MUX)包括旁路晶体管531，532等形成列MUX530的工作部分。读MUX由读列选择RYS571，RYSn572等来选通，以便从存在于核心存储阵列(图中没有显示)的许多RAM列中选择一个读位线RBL515连接到结点591上。在读操作期间，数据从被选中的RAM单元例如RAM单元521、被读出到RBL515、到被选中的读MUX NMOS晶体管531、到读出放大器540、以及最终到达DOUT551。
在位线预充电期间，读出放大器540的输入结点592通过PMOS晶体管543和549被预充电到逻辑高电位，并通过预充电信号PCH511和进行选通。同时，输入结点591和输出结点593通过NMOS晶体管542和547被预充电到逻辑低电位。该设计利用在预充电期间读出放大器，预充电NMOS晶体管542，通过读MUX NMOS晶体管531将被选中的位线RBL515充电到低电位来实现预充电加速，以便减小在接下来的读周期中RAM单元521在RBL515上驱动“0”所需的时间。
图9A-9D集中说明了如图5所示的预充电电路500的预充电/读时序。在前面所叙述的更加传统的预充电电路110中，MUX门和晶体管531在预充电期间是截止的(见图3)。但是，在如图5所示的预充电电路500中，在预充电期间，读字线RWL561和列选择RYS571均为高逻辑电位，使得读放大器预充电NMOS晶体管542能够通过MUX NMOS晶体管531向结点RBL515反向预充电(图9C)。
然而，这些传统的预充电电路设计都没有提出静态RAM的功耗问题，考虑到智能移动电话的广泛的涌入，以及“绿色”产品进入市场，产品的功耗问题对于设计考虑已经变得尤为重要。即使有先进的电源管理技术和外部电力存储介质，但支持想得到的产品功能所需的日益增加的RAM单元数量使得它们的功耗成为严重的问题。
例如，在图1所示的RAM100中，每一RAM列需要一对专用的预充电器件，它专门用来驱动相关的位线对。在如图1所示的RAM单元100中，需要48个晶体管对。因此，驱动预充电信号PCH211的器件必须非常大，以处理驱动所有列对所需的电流。实际上这种一般为NMOS的驱动器件如此之大，使得它以及预充电电路110其余部分成为RAM器件100的主要功耗电路。
而且，在传统的预充电电路110中对位列预充电电所需的大多数功率被浪费了。如上所述，只有来自全部48列数据中的6列数据通过列选择信号YS171的选择最终被选取到读出放大器中，作为数据字被读出。但是即使余下位线对(42＝48-6)上的数据被废弃，在核心存储阵列120中全部48条位线对在每次读操作中也都要被预充电。因此，在RAM100中所需预充电功率的87.5％＝42/48在读操作中被浪费了。
对于如图4所示的已知预充电电路400，当存储器处在写操作中或当存储器块不被选中时(BLS＝0)，即使位线预充电器件不是现用的，在读操作期间它们也都被全部同时充电。因此，象在RAM100中一样，即使关联的单元列不包含有关被选中的数据字的数据，每一条位线也被预充电。
通过只对由读MUX NMOS晶体管530所选择的位线进行预充电，如图5所示的预充电电路500理论上可以减小RAM器件内的预充电功率耗散。但是这里应该指出，与上述所强调的其他预充电电路相比，这里实际功率耗散其实是增加了，这是因为在预充电期间可能形成的不希望出现的直流电流通路。在预充电电路500中，根据定义，当PCH511是高电位时，RWL561和列选择RYS571在预充电期间是高电位，如图9A-9D所示。因此，当预充电NMOS晶体管542导通时，NMOS晶体管531和525也导通，形成从读出放大器预充电NMOS晶体管542到RAM单元521内部反相器的直流电流通路。
在操作中，任意RAM单元521存储“1”的机会为50％。在这种情况下，在预充电期间，RAM单元反相器523将RBL515驱动为高电位，同时通过读MUX晶体管531，读出放大器预充电NMOS晶体管542将RBL515驱动为低电位。这样，在该预充电期间，从VDD经过RAM单元反相器523的上拉PMOS晶体管(图中没有显示)；RAM单元NMOS晶体管525；读MUX NMOS晶体管531；读出放大器NMOS晶体管542；到地线之间存在一种低阻抗的直流电流通路，该电路耗散了一定量的功率。如Callahan ’875专利中所公开的，对于这种设计，直流电流范围是每一被选择位线高达466微安。
因此，本发明的一个目的是使得具有预充电电路的RAM器件在保留可接受的预充电性能的同时，减少所有已知设计所需要的功率消耗。
根据这一目的以及相关的目的，本发明的特征是至少对要被读出的数据字的一部分进行预译码，并只对其相关的RAM单元形成所要的数据字的位线进行预充电。具体地说，在本发明的最佳实施例中利用插入到所需的数据字的纵向列地址被馈入其中的RAM单元的异步列译码器。该列译码器在每一时钟周期开始时接收必要的地址信息，以便能够迅速地确定相应的RAM单元列，并且准备好在同一时钟周期的第二半周内计算相关的位线。这种选择性的预充电大大地降低了所需预充电功率。
另外，本发明的最佳实施例包含插入在列译码器中的可切换的上拉器件，以及只将被选中的位线预充电到逻辑高电位的RAM器件的数据输出端口。最好是为数据字的每一个位位置指定使用的上拉预充电器件，并且每一个预充电器件都足够大，使得能够在半个时钟周期内将与其相关的位线电位迅速地从低预充电到高逻辑电位。可切换上拉器件防止RAM单元内形成到地的直流通路。
为了防止由于异常的预充电使RAM损坏，最佳实施例中对于RAM内的每一根位线还含有专用的上拉器件。然而，因为被隔离的预充电位线放电相当慢，所以这些上拉器件最好在大小上至少要比被选中的位线上拉预充电器件小10倍，比传统的预充电器件小10到20倍。由于这些上拉器件相对较小，所以在主预充电的间歇期间它们只需要逐渐上拉被隔离的位线，并且它们所消耗的逐渐削弱电力的电流比传统的预充电电路设计中对应器件所需电流小得多。因此，即使含有这些预充电器件，所消耗的预充电功率仍然比已知的其它电路要减少很多。
另外，本发明的最佳实施例包括单端读出放大器电路，该电路介于列译码器的输出结点与RAM器件的输出结点之间，与前面所述可切换的上拉器件相并联。该读出放大器限制并放大确立在被选中的位线上的位信息，并形成结果数据字。此外，最好为数据字的每一位线位置指定所使用的读出放大器。
而且，这种读出放大器电路最好包括一个反相缓冲器，该反相缓冲器与可切换下拉器件并联，并连接到第二反相器的输入端口。来自第二反相器的输入端的反馈信号用来控制对所述下拉器件的激活。由于第一反相缓冲器建立逻辑高电位，该高电位使得下拉器件激活列译码器并将列译码器的输出快速地下拉到逻辑低电位，所以这种配置进一步增加了读出放大器电路监视建立在相关位线上的逻辑低电位的能力，也加快了其读出响应。另外，使用NMOS晶体管作为下拉器件，通过将缓冲器输入拉到全轨道地线上有助于保护RAM，这样，通过第一反相缓冲器消除了直流电流通路。
参考以下结合附图所作的描述和权利要求书，将明白本发明的其它目的和成就，并且对本发明将会有更加全面的了解。
在附图中相同的部分将有相同的参考符号：
图1是传统的RAM的方框图；
图2A是图1RAM中所含有的典型的MOS SRAM的电路图；
图2B是用来与图1中的RAM相连的传统的MOS RAM位线预充电电路的电路图；
图3A-3F集中说明图1RAM读操作的时序图；
图4是另一个已知的位线预充电电路的电路图；
图5也是另外一个已知的位线预充电电路的电路图；
图6是举例说明按照本发明最佳实施例的位线预充电电路的电路图；
图7是举例说明图6预充电电路的关键电路部分的概要电路图；
图8是说明按照本发明最佳实施例设计的插入预充电电路的RAM器件处理步骤的流程图；
图9A-9D集中说明与图5预充电电路相关的读操作预充电电路时序；
图10A-10G集中说明按照本发明最佳实施例的读操作预充电电路的时序。
现在将参考对本发明的最佳实施例进行详细地说明，附图中举例说明了这些实施例。
图6是按照本发明最佳实施例的预充电电路600的电路图。这里所显示的预充电电路600包括：一对位线预充电电器件613和614，该器件分别与作为RAM单元621中RAM单元列的读和写位线RBL615、WBL616相连；可切换连接到RBL615的列MUX(多路转换器)630；以及读出放大器电路640，该放大器包括与列MUX630的输出结点691连接的位线预充电NMOS晶体管643。
如上所述，每一RAM列(例如，图6中的RAM列622)都包含若干单独的RAM单元621，它们都连接到诸如RBL615和WBL616的同一读写位线对。对于每一RAM列，有2个NMOS次级预充电器件613和614，它们由预充电控制信号PCH611来控制或切换。NMOS613的漏极与RBL615相连，源极与VDD电源相连，并且其栅极与PCH611相连。NMOS614的漏极连接到WBL616，其源极连接到VDD电源，并且其栅极连接到PCH611。RBL615通过列MUX630中的旁路晶体管631将读数据输出从RAM单元621送到读出放大器640。当借助于列MUX630选择路由时，WBL616将从写缓冲器140(见图1)输入的写数据送到RAM单元621中。本专业的普通技术人员将会明白，多个RAM列622可以与同一列MUX630和读出放大器640联接。
仍然参考图6，双端口静态RAM单元621具有六个晶体管正反馈锁存电路结构。PMOS 627形成第一个反相器，PMOS 627的漏极与NMOS 623的漏极相连作为反相器的输出端617，627的栅极与623的栅极相连作为该反相器的输入端618。PMOS 627的源极与VDD电源相连，并且NMOS 623的源极与地线相连。PMOS 628和NMOS 624形成第二个反相器，该反相器的形式与第一反相器相似，并且其输入结点617与第一反相器的输出结点695相连，而其输出结点694与第一反相器的输入结点618相连，成为众所周知的正反馈电路。因此，RAM单元621成为带有存储结点617和存储结点618的锁存器件，用来存储RAM单元数据。
NOMS旁路晶体管625作为RAM单元621的读端口。NMOS 625的源极与连接到存储结点617，其漏极连接到RBL615，并且其栅极连接到控制信号读字线RWL661。在涉及RAM单元621的读操作期间，行译码器660(见图7)将输入存储地址译码，以便选择适当的RWL661并对其充电，将NMOS旁路晶体管625导通，然后它将被存储的数据从存储器存储结点617传送到RBL615。当读出“0”时，NMOS下拉晶体管623将读位线RBL615放电。当读出“1”时，PMOS上拉晶体管627将预充电电电压保持在RBL615上。
与其相似，NMOS旁路晶体管626作为RAM单元621的写端口。NMOS626的源极连接到存储结点618，它的漏极连接到WBL616并且它的栅极连接到写字线WWL662。在涉及RAM单元621的写操作中，行译码器660对输入存储器地址译码，选择适当的WWL662并对其充电，将对应的NMOS旁路晶体管626导通，然后它将写输入数据从WBL616写到存储器存储结点618上。
如图6所示，列MUX630包括NMOS旁路晶体管631，632等，并且由控制信号读列选择RYS671，RYSn672等来控制。在读操作中，列译码器680(图7)将输入存储器地址译码，选择RYS671，并将对应的列MUX NMOS晶体管631导通。NMOS晶体管631作为双向传输门在读操作中进行预充电以及数据读出的操作。在预充电阶段，被选中的NMOS晶体管631导通允许读出放大器预充电NMOS晶体管643上拉，或者通过被选中的NMOS晶体管631从结点691“反向”充电，并向被选中的位线RBL615充电。在接下来的数据读出阶段，存储在RAM单元621中结点617的数据传输到被选中的RAM列的RBL615上，经过被选中的NMOS晶体管631“向前”，并且最终到达读出放大器电路640的输入结点691。
还参考图6，读出放大器电路640是单端的读出放大器，该放大器没有任何的直流电流通路(正如差分读出放大器的情况一样)，因此能够节约更多的能源。PMOS 644晶体管和NMOS 645晶体管形成第一反相器，NMOS 645的栅极与PMOS 644的漏极相连作为读出放大器电路640的输入结点691，并且PMOS 644的漏极与NMOS 645的漏极相连作为第一反相器输出结点693。第一反相器的输出结点693又作为第二反相器646的输入结点，它提供足够的驱动电流给DOUT651的输出。这两个反相器形成读出放大器电路640的基本操作单元。预充电NMOS晶体管643的源极与预充电控制信号PCH 611相连。反馈NMOS晶体管647的栅极与由补偿晶体管644和645所组成的第一反相器的输出相连，它的漏极与读出放大器的输入结点691相连，其源极连接到地。
在读操作期间，读出放大器输入结点691被首先预充电到逻辑“1”(高)电位(VDD-Vtn)，该电位在预充电期间迫使输出端DOUT651为1。在接下来的读数据期间，如果从RAM单元621输入的数据是“1”，则不发生状态变化，并且DOUT651保持为“1”。然而，如果从被选中的RAM单元621接收的数据位是“0”或者为逻辑低电位，则读出放大器输入结点691将开始慢慢地下降为“0”。第一反相器将在输入结点691处检测到“0”，并开始向“1”的方向驱动输出结点693，同时经过第二反相器646将结点DOUT 651的电位拉向“0”。在这个过程中，结点693电位向逻辑电位1的上升将使反馈NMOS晶体管647导通，并开始形成正反馈环路加速结点691电位的下降，并且迅速地迫使读出放大器的输出端DOUT 651到0，完成读操作。
图6说明读出放大器预充电NMOS晶体管643不仅将读出放大器输入结点691预充电，而且经过被选中的列MUX NMOS晶体管631向被选中的读位线RBL651“反向”预充电。因此，读出放大器NMOS晶体管643还是被选中的位线的主要预充电晶体管。这种有选择地再充电过程只对被选中的RAM列的被选中的RBL 615充电，因此大大地节省了预充电功率，否则，由于在传统的设计中将对其它未被选中的RAM列622的RBL615和WBL616位线进行预充电，将会白白地浪费掉这些功率。
正如上面所讨论的，在传统的RAM设计中，每一个RAM中的位线对RBL615和WBL616将被位线预充电NMOS晶体管113和114预充电到低于供电电压的阈值电位(VDD-Vtn)或预充电到VDD。这种预充电通常发生在每一周期的第一个半周内，使得该位线为第二半周期间的判断做准备。通过使用列译码器对列地址部分的首先预译码(见图7)，按照本发明的最佳实施例，预充电电路把主要预充电NMOS晶体管643用来只对读位线RBL 615进行预充电，RBL 615将被读出、从而形成被访问数据字的位。这样，当由列译码器所选中的读位线被预充电时，大大地降低了所述功耗。
为了说明这个实施例节省预充电电功率的设想，观察根据本发明的RAM的情况，这里8个RAM列622分享公共的读出放大器640和主预充电NMOS晶体管643。在传统的设计中(例如，上面所讨论的RAM 100)，所有8列的RBL615和WBL616将被预充电，即所有2×8＝16条位线，然而，在这个实施例中只有16条位线中的一条被选中的读位线被预充电。因此，这种RAM预充电功率比传统的预充电方案的预充电功率减小了1-(1/16)＝94％。
在读操作中，被选中的RBL615首先经过被选中的列MUX的NMOS晶体管631被读出放大器640的主预充电NMOS晶体管634间歇预充电。如果没有专门为RBL615而设的第二预充电NMOS晶体管613，则当在几个周期中列MUX 630还没有确定特定的位线RBL615的地址、同时在RBL 615上的所有被选中RAM单元都包含“0”而将RBL 615驱动为低电位时，将会发生微妙的并且可能是没有考虑到的最坏的情况。在这种情况下，由于缺乏来自主预充电NMOS晶体管643的预充电作用，被隔离的RBL615将最终降到非常低的电位。当RBL 615的电位很低，并且如果随后由其字线RWL 661选择了含有“1”的另一个RAM单元，则具有非常大的容抗的低电压位线RBL615将被小容抗RAM单元存储结点的高电压充电，并导致存储结点617向低电压变化而错误地将RAM单元的内容由“1”转为“0”。这种不希望出现的过程将导致RAM数据出错，以及RAM内部的软错误。
应该承认，在这种数据出错的情况中，在每一个读周期内是被选中RAM单元621的下拉NMOS晶体管623使RBL615放电。因此，申请人目的是在每一预充电阶段将RBL615稍微地充电抵消这一可能的放电，以保持结点RBL615在VDD/2阈值以上，防止出现不希望有的数据出错的情况。为了实现这种充电/放电补偿，以防止RAM数据出错，按照本发明当前的最佳实施例的预充电电路包括第二预充电NMOS晶体管613，该晶体管只需足够大到以补偿来自RAM单元NMOS晶体管623所不希望出现的放电。因此，第二预充电晶体管613的大小只需是传统的RAM位线预充电NMOS晶体管大小的1/20即可，并且其功耗小于传统的RAM预充电功率的1/20。相似地，预充电NMOS晶体管614和NMOS晶体管613一样大。
利用上述分享公共的读出放大器的相同的8个RAM列622，并且通过在所有16条位线上用小NMOS器件613和614来代替，增加数据出错保护，所需的预充电功率将比传统的预充电方案减小1-(1/16+1/20)＝89％。
图10A至图10G集中地说明了控制本发明的最佳预充电电路所使用的控制信号时序，它防止形成浪费直流功率的功率路径，象上面所讨论的已知预充电电路500那样。如图中所示，在预充电期间，当PCH611高(图10D)时，只有列选择线671为高，列MUX NMOS晶体管631导通，使得主预充电NMOS晶体管643将选中的RBL615预充电。但是在这一预充电时间内，读字线661为低电位，防止了从主预充电NMOS晶体管643经过NMOS晶体管631到达RAM单元621的NMOS晶体管623的直流通路功耗的产生。
图7说明按照最佳实施例的的另一预充电电路的关键电路元件。下面将参考该图，并结合图10A-10G详细描述读操作。在时钟周期1的上升沿之前(如图10A)，ADD输入672以add1的形式被接收(图10B)。在这一时钟周期的第一个半周内，地址ADD输入672由行译码器660和列译码器680译码为decl，如图10C所示。ADD输入672的高地址位进入行译码器660选择单一的RAM行，并激活被选中行的读字线(Read-Word-Line)信号RWL661，如图10F中的w1。ADD输入672的低地址位进入列译码器680选择RAM列621，并激活被选中列的读列选择信号(Read-Column-Select)RYS671，如图10E中的y1。同样，在时钟周期1的第二个半周内，PCH611将变为高电位(如图10D中的p1所示)，触发位线预充电NMOS晶体管643。
参看图10E，这里应当注意，在时钟周期1的第二个半周内，列选择RYS671信号y1将也被变为逻辑高电位。这样就完成了RWL615与主预充电NMOS晶体管631之间的连接，以便将RWL515预充电到逻辑高电位(电流方向如图7中的参考编号100所示)。还应注意，为了在RWL661信号w1为高电位时，使被存储在RAM单元621中的信息能够到达读出放大器电路640的输入端，信号y1在接下来的时钟周期2的第一个半周期间保持为高电位。
图10F显示RWL661将只在每一时钟周期的第一个半周内为高电位，以避免在主预充电晶体管643与RAM单元621之间可能形成的直流电流通路。当PCH为高电位时，保持为低电位的RWL将读出晶体管625截止，以隔离RAM单元的结点618，并切断潜在的直流电流通路。
在时钟周期2的剩下的半周内，读出放大器电路640放大读RAM数据并将其传递到RAM输出端DOUT651，如图10G中的d1所示，在大约2个完整的时钟周期内完成读操作。
同时本发明的目的也在于制造和使用选择性预充电低功率RAM的技术，其中最佳的元器件正如上面结合图6，7，以及10A-10G所描述的那样。图8是说明设计选择性预充电电路600中的选择性预充电低功率RAM的最佳方法的步骤。该过程的开始为步骤810，即通过确定RAM行所要的位宽度，以及RAM列所要的位长度来构成RAM阵列。步骤820进行RAM存储单元的构成。接着，在步骤830形成RAM地址电路，包括地址锁存电路和译码逻辑电路。
步骤840构成进行读操作的最佳读出放大器。其中，RAM器件支持的单位数据字的每一位的位置上最好有一个读出放大器。步骤850根据RAM操作的速度，RAM位线的负载，以及预充电电压，构成主位线预充电晶体管。当然，最好是单位数据字的每一位的位置上都做有一个主预充电晶体管。
最后，步骤860利用成熟的制造技术制作专用的第二位线预充电晶体管，该晶体管的大小约等于主位线预充电晶体管的1/20。
以上为了达到说明和解释的目的已经就本发明的最佳实施例进行了描述。其目的不是为了毫无遗漏地说明本发明，或将本发明限制在所公开的精确的形式之内，显然，对于上述说明可以进行许多的改进和变化。这里所选择并说明的实施例是为了最好地解释本发明的原理以及它的实际应用，使得本专业的技术人员能够最好地利用本发明和带有各种替换，修改和变化的各种实施例，以适用于特殊的使用场合。因此，这里所描述的本发明旨在包含在权利要求书的精神和范围之内的所有替换，修改，应用和变化的实施例。