有同步型信号输入电路的半导体存储器 本发明涉及一种半导体存储器，尤其是有信号输入电路的同步半导体存储器。
一个典型的同步半导体存储器如同步动态随机存取存储器(DRAM)的信号输入系统已在日本已公开专利申请第8-180677(以下称为常规例子1)中公开。在这种系统中，一个内部时钟信号是基于由外部输入的基准时钟信号产生的，一个时钟使能信号，用以使能或禁止基准时钟信号。在该半导体存储器中其它同步电路的所有操作与内部时钟信号及由内部时钟信号产生的相关时钟信号同步。
由外部接收一个指令信号并产生一个确定内部操作的内部指令信号的过程已在如日本已公开专利申请第8-17182(以下称为常规例子2)中公开。
图1是一个与常规例子1和2中所示的半导体存储器一起使用的半导体电路的方框图。图2是显示了图1的半导体电路操作的时序图。图1的半导体电路通常叫做定时发生器(TG)。
在图1和图2中，信号CLK、CKE、CSB、RASB、CASB及WEB是由外部输入的。信号CLK是一个外部基准时钟信号，且所有内部电路的操作是和信号CLK的上升沿同步的。信号CKE是一个外部时钟启动信号。当信号CKE地电平是逻辑低(或“非有效”状态)时，在下一个时钟周期不会随信号CLK的上升沿而执行任何内部操作。上述信号CSB、RASB、CASB及WEB是外部指令信号，既分别为片选通信号、行地址选通信号、列地址选通信号和写入允许信号。当信号CLK升高时，存储器中的内部操作是由这些信号的信号电平组合决定的。
接收电路11-16用作输入缓冲区，该缓冲区能将每个外部输入信号的电平比如低压晶体管-晶体管逻辑(LVTTL)电平转换到相应的内部信号电压水平。因为接收电路转换的仅仅是电平，所以在输入和输出中没有逻辑差别。
一个内部时钟发生器1产生一个基于信号CLK和信号CKE的内部基准时钟信号ICLK。信号ICLK包括信号CLK和信号CKE的逻辑成分，且其它内部电路是和内部时钟信号ICLK同步操作的。
锁存器电路21-24根据信号ICLK对相应的外部指令信号执行锁存处理，以相对于信号CLK控制外部指令信号的建立时间及保持时间。延时电路53-56用来调整建立时间和保持时间。因为内部时钟发生电路1会花很多时间用来由信号CLK和信号CKE产生信号ICLK并传送到每个锁存器21-24，所以延时电路53-56会产生一个对应于电路1延迟时间的时延。
指令解码器310到31n(n是一个自然数)用来激活许多内部指令信号S710至S71n中相应的一个(或令所有指令信号无效)，这些内部指令信号被当作由相应的锁存器电路410至41n输出的信号S810和S81n的组合形式而锁存。
因为信号S61-S64是通过不同的途径输入到指令解码器310至31n的，所以指令解码器310至31n相应的输出包含了一种危险，即可能会引起输入这种危险的内部电路的误动作。基于这种原因，这种危险性已通过锁存器电路410至41n而消除。
锁存电路410至41n是由内部时钟延时信号(ICLKD)驱动的。因为指令解码器310至31n需花一些延迟时间用来从信号S61-S64产生相应的信号S710至S71n，信号ICLKD是通过一个延时器电路51由信号ICLK产生的，该延时器电路提供一个对应于指令解码器310至31n的延迟时间的时延。
锁存器电路410至41n的输出信号S810至S81n是能启动同步DRAM的内部操作的内部指令信号。
产生内部指令信号S810至S81n的关键路径如下：关键路径由CLK输入开始，通过接收机11和12，内部时钟发生电路1，锁存器电路21至24，及指令解码器310至31n，并按上述顺序到达输出内部指令信号S810至S81n的锁存器电路410至41n。
然而，这种常规半导体电路必须要到内部时钟信号ICLK产生出来才能锁存外部指令信号。基于这种原因，在指令解码后所有操作的执行都要受到内部时钟发生电路1时延的影响，并且作为结果，存储器的存取速度很低。
因此本发明的一个目的是提供一个能加速由外部指令信号和外部时钟信号的输入而启动其操作的同步半导体存储器。
本发明的另一个目的是提供一个在内部指令信号产生之前，具有根据外部时钟信号输入减小了时延的半导体电路。
本发明的半导体电路包括一个第一锁存器电路，同时还包括一个第一信号发生器，第一锁存器电路用来响应第一时钟信号锁存第一控制信号，第一信号发生器用来基于该第一时钟信号产生第二时钟信号。该半导体电路还包括一个响应由一个第二控制信号产生由上述第一锁存器电路锁存的上述第一控制信号的第二信号发生器。该半导体电路中还包括一个用来锁存响应上述第二时钟信号的第二控制信号的第二锁存器电路。
作为上面提到的特征的结果，外部输入信号根据一个信号而被锁存，该信号在逻辑上与一个控制外部输入信号建立时间和保持时间的外部输入时钟信号相等。接着，一个内部时钟发生电路与指令解码器同时操作。本发明有一种结构，在该结构中，指令解码器内产生的内部指令信号根据上述内部时钟发生电路产生的一个内部时钟信号而被释放到其它内部电路中。
本发明的上述及其它目的、优势及特征通过以下联系附图进行的描述将变得更明显，其中：
图1显示了常规半导体电路结构的方框图。
图2显示了图1的半导体电路操作的时序图波形。
图3显示了根据本发明第一实施例的半导体电路结构的方框图。
图4显示了图3的半导体电路操作时的时序图波形。
图5显示了图1中锁存器电路21的结构电路框图。
图6显示了图1中锁存器电路41的结构电路框图。
图7显示了图1中一个输入缓冲区11的电路框图。
图8显示了一个使用根据本发明第一实施例的半导体电路产生的信号的半导体存储设备的方框图。
图9显示了根据本发明第二实施例的半导体电路结构的方框图。
图10显示了图9的半导体电路操作的时序图波形。
将参照图3和4描述本发明的第一实施例。
在图3和4中，信号CLK、CKE、CSB、RASB、CASB和WEB是由外部输入的。信号CLK是一个外部时钟信号，信号CKE是一个外部时钟使能信号。其它信号是指令信号：片选通信号CSB、行地址选通信号RASB、列地址信号CASB、及写入允许信号WEB。接收电路11-16用作将每个外部输入信号的电平转变到相应内部信号电平的输入缓冲区。
锁存器电路321-324依据信号CLK执行有关外部指令信号的锁存功能，用来控制外部指令信号相对于信号CLK的建立时间和保持时间。
在这个实施例中，因为产生CLK输入信号S11的时间周期与相应的外部指令信号CSB、RASB、CASB及WEB输入的瞬间到相应的信号S13-S16产生的瞬间所经历的时间大体相同，所以调整建立时间和保持时间所需的延时量是可忽略的。
一个内部时钟发生器301根据外部基准时钟信号CLK和外部时钟使能信号CKE产生内部基准时钟信号ICLK。
指令解码器3310至331n根据锁存器电路321-324输出的信号S21-S24的组合激活多个内部指令信号S310至S31n中的一个(或使其全部无效)。
因为内部时钟发生电路301和指令解码器3310至331n通过不同的路径输入相应的信号，指令解码器3310至331n的输出就存在一种危险。这种危险性通过使用锁存器电路3410至41n予以解除。锁存器电路3410至41n输出对应于指令信号S310至S31n的指令信号S410至S41n。指令信号S410至S41n比如可以是一个行地址译码控制信号RG、一个行地址缓冲区控制信号RL、一个列译码控制信号CG、一个列缓冲区控制信号CL、一个读出放大器控制信号PA、一个写放大器控制信号WT、一个读放大器控制信号RA。
本发明的第一实施例与常规技术的不同之处在于锁存器电路321至324仅仅是依据信号CLK的逻辑而操作。结果，即使CKE是“非有效”状态，指令解码器3310至331n的操作也不会停止。
另一方面，锁存器电路3410至341n是由包含信号CLK和CKE逻辑成分的信号ICLK控制的。因此，当信号CKE变为“非有效”状态时，就不产生内部指令信号S410至S41n，这与信号CLK被信号CKE忽略的情况是相等的。
根据本发明的第一实施例，产生内部指令信号S410至S41n的关键路径从CLK的输入经过接收机11和12，再经过内部时钟发生电路1和锁存器电路3410至341n到内部指令信号S410至S41n使用了更长的路径。即使这种方法的实现依赖于每个电路元件的速度，这条路径仍被选得比常规情况下要短。结果，由输入的CLK/CKE产生内部指令的时间周期减小了。
尽管描述的第一实施例是这样一种情况，即仅使用了信号CLK和CKE产生信号ICLK，但只要信号CLK和ICLK在逻辑上有差别信号ICLK就可以基于输入到内部时钟发生电路1的其它信号例如表示电源节省方式的一个内部信号而产生。
图5和6分别显示了锁存器电路321和341。因为在图5和6的每一张图中，电路元件和它们的接法是相同的(虽然它们在相应的输入端和输出端有不同的信号)，所以所做的说明是针对图5的电路结构，但省去了关于图6的解释，因为这样处理的讨论是多余的。同样，因为锁存器电路321-324中的每一个除了各自的输入端和输出端的连接方式外都有相同的结构，在说明了图5中所示的锁存器电路321后，锁存器电路322-324的结构说明被看作是多余的而省去。同理，因为锁存器电路3410至341n除了它们各自的输入端和输出端的连接方式外都具有相同的结构，所以锁存器电路3410至341n的结构说明被看作是多余的而省去。
锁存器电路321是主从型的。主要部分包括n沟道金属氧化硅(以下称为nMOS)晶体管103、p沟道金属氧化硅(以下称为pMOS)晶体管104、pMOS晶体管105、nMOS晶体管106、反相电路107及反相电路108。从属部分包括pMOS晶体管109、nMOS晶体管110、nMOS晶体管112、pMOS晶体管111、反相电路113及反相电路114。
当对管nMOS晶体管103和pMOS晶体管104被激活时，对管pMOS晶体管105和nMOS晶体管106是不工作的。结果，在输入端S13输入的数据被传送到反相电路107的输出端。在那一刻，因为对管pMOS晶体管109和nMOS晶体管110是不工作的，传送到反相电路107输出端的数据不能传送到从属部分。因此，当对管nMOS晶体管103和pMOS晶体管104变为非工作状态时，对管pMOS晶体管105和nMOS晶体管106被激活。结果，数据由反相电路107和108保持。另一方面，当对管nMOS晶体管103和pMOS晶体管104变为非工作状态时，对管pMOS晶体管109和nMOS晶体管110是工作状态，并且对管pMOS晶体管111和nMOS晶体管112是非工作状态。结果，数据被传送到输出端S21。于是，当对管pMOS晶体管109和nMOS晶体管110是非工作状态时，对管pMOS晶体管111和nMOS晶体管112变为工作状态，以至传送到S21端的数据由反相电路113和114保存。
图7显示了图3所示的输入缓冲区11的电路图。该输入缓冲区被具体化为一个电流镜像电路。一个nMOS晶体管124耦合在地线和第一节点之间，且有一个接收输入信号CLK作为输入的栅极。一个pMOS晶体管122耦合在电源线和第一节点之间，且有一个耦合到第一节点的栅极。一个pMOS晶体管123耦合在电源线和第二节点间，且有一个耦合到第一节点的栅极。一个nMOS晶体管125耦合在地线和第二节点间，且有一个接收参考电压VREF的栅极。一个反相器126有一个与第二节点相连的输入端及一个与信号线S11相连的输出端。
因为每一个输入缓冲区12-16都有与输入缓冲区11相同的结构，所以有关它们的详细说明被看作是多余的而省去。注意这一点是很重要的，即因为输入缓冲区11-16中每一个都有相同结构，所以它们各自的延迟时间几乎是相同的。
图8显示了使用图3所示半导体电路产生指令信号的半导体存储设备。
该半导体存储设备包括一个存储器单元阵列MA、一个行地址译码器RD、一个行地址缓冲区RB、一个读出放大器SA、一个列地址译码器CD、一个列地址缓冲区CL、一个数据输入和输出电路200，一个数据输入和输出端201、一个地址输入端203。
该行地址缓冲区PB锁存通过地址输入端203的一个Y地址信号，以在信号PL为有效时产生一个内部Y地址信号。该行地址译码器对内部Y地址信号译码以在信号RG为有效时，从存储器单元阵列MA的许多对位线中选择一对位线。另一方面，上述列地址缓冲区CB锁存通过地址输入端203的一个X地址信号，以在信号CL为有效时产生一个内部X地址信号。该列地址译码器对内部Y地址信号译码以在信号RG为有效时，从存储器单元阵列MA的许多字线中选择一条字线。读出放大器将从由译码器RD和CD选择的一个存储器单元传来的数据放大，以在信号PA为有效时将数据输出到数据线。于是，读出放大器RD在信号RD为有效时，将上述数据放大以将数据输出到数据输入和输出端201。另一方面，在写操作方式时，写放大器WA将输入到输入和输出端201的上述数据放大，以便在信号WT为有效时将该信号传送到信号上。读出放大器在信号PA为有效时将上述数据放大，且该放大了的数据被写入到一个由译码器CD和RD选择的存储器单元中。信号RG、PA、CG、RL、CL、WT及RD是由图3所示的半导体电路提供的。
图9显示了根据本发明第二实施例的半导体电路结构的方框图，图10是显示了图10的半导体电路操作的时序图波形。
一个锁相环(PLL)电路902输入一个外部时钟信号CLK，并输出一个与输入信号CLK频率相同但相位不同的信号。在第二实施例中，输出一个有超前相位的信号S20。
锁存器电路921-924根据PLL电路2的输出S20锁存相应的外部指令信号，以便控制相对于CLK信号的外部指令信号的建立时间和保持时间。可仅仅通过控制在相应的外部指令信号(CSB、RASB、CASB及WEB)的输入瞬间到信号S921-S924的产生瞬间所经历的时间周期内输入的CLK和信号S20之间的相位差而调节该建立时间和保持时间。
该PLL电路2能任意使其输入和输出在相位上不等。因此，在该路径中不需要提供用来根据相应的外部指令信号的输入而产生信号S13-S16的延时电路。
一个内部时钟发生器901根据信号S20和CKE信号产生内部基准时钟信号ICLK。上述内部时钟发生电路901和指令解码器9310和931n不需要使用从另一端得到的输出，因此，它们完全可以彼此相互平行地进行操作。
除了上述那些解释外，还因为第二实施例部分的结构和操作与本发明第一实施例的结构和操作是相同的，所以除了有关本发明第二实施例的解释，就不做更进一步的解释。
根据本发明的第二实施例，因为控制锁存器电路921-924的信号S20相位可以任意选择，所以信号S13-S16的建立时间和保持时间可以随意地适合信号S20，而不考虑外部指令信号对CLK信号的建立时间和保持时间的标准。基于这个原因，产生内部指令信号S9410至S941n的关键路径实际上如下：起于接收机13-16对外部指令信号CSB、RASB、CASB和WEB、及接收机12对信号S12的接收，经过其途径上的锁存器电路921-924和指令解码器9310至931n到达能输出内部指令信号S9410至S941n的锁存器电路9410至941n。
在这种结构中，上述外部指令信号由每一个建立时间锁存在信号CLK之前，所以加快了内部指令信号的产生。
虽然对第二实施例仅说明了一种情况，即PLL电路被用来产生信号S20，但其它电路如DLL电路，也可在与使用相同功能的电路一样长的时间内代替它。
如上所述，本发明提供了一个能够加速基于外部指令信号的输入和外部时钟信号的输入而启动其操作的同步半导体存储器。
很显然，本发明不只限于上述实施例，而且适用于未脱离本发明的范围和主旨的改进和变化。