内部电路定时的外调 节电路及其方法 这是1996年12月30日提交的No.08/777,559申请的一个继续部分申请。
本发明总的来说涉及诸如动态随机存取存储器(DRAM)的测试集成电路，特别是通过一测试器可以对内部电路定时进行外调节的电路，以便随意调节定时而便于实现电路的设计和特性描述。
电路的定时，特别是延时电路的定时经常需要在对硬件研究的基础上而进行调节。例如，在动态随机存取存储器(DRAM)中，与读出放大器(SA)设定定时信号接通的字线(WL)控制SA开始读出的信号电平。定时电路是在模仿具体电路模型的基础上设计而成的。然而，实际所需的延时时间经常是不确定的。在某些情况下，实现测试模式以增加预定延时或去除预定延时以便于调节。一旦电路设计好了，调节范围就受到限制且不能改变。因此，本发明的优点是用一测试器能够随意地对这些内部定时进行外调节。
本发明涉及通过外部控制对集成电路的内部信号的定时进行控制以便于高效率和高性能电路设计测试模式。
根据本发明，集成电路提供了不同的工作模式。在一个实施例中，集成电路具有两种工作模式，正常和测试模式。一控制电路用于确定集成电路的工作模式。一测试模式信号用于确定集成电路以何种模式工作。例如，如果测试模式信号是逻辑低电平时，集成电路就以正常模式工作，如果测试模式信号是逻辑高电平时，集成电路就以测试模式工作。集成电路装置以正常模式工作时，内部控制信号的定时就由内部信号产生。集成电路装置以测试模式工作时，内部控制信号就由设置在集成电路地外部管脚中的外部信号产生。这样，内部控制信号的定时通过测试模式就能在外部进行调节。
本发明的上述和其他目的，方面和优点通过下面参考附图的详细描述将会变得更清楚，其中：
图1是为内部信号的外部控制而设置的控制电路的方框图；
图2是为读出放大器和列开启定时的外部控制而设置的控制电路的方框图；
图3A和3B表示图2所示电路的工作模式的定时图；
图4示出一个计算机系统。
如上所述，本发明涉及为使用外部控制来控制内部信号定时确定测试模式。控制内部信号定时能力方便了电路设计。为了便于说明，本发明的一个实施例是在对DRAM集成电路中的读出放大器和列进行控制的外部控制信号而提供测试模式的情况下来描述的。
图1表示本发明控制电路1的方框图。控制电路1具有两种工作模式，即正常和测试模式。在正常模式中，正常信号路径用于控制内部信号40的定时。正常信号路径包括由内部信号21启动的支路5，该支路产生一个输出信号31。举例来说，支路5是一个延时电路，比如为定时器，它相对于输入能够产生延时输出。在测试模式中，测试信号路径用于控制内部信号40的定时。测试信号路径包括一个支路10。
为了使控制电路转换为测试模式，测试模式信号提供给支路10以用于激活测试模式信号路径。这耦合至支路5的测试模式信号通过截止支路5而使正常模式信号路径无效。通过激活测试模式信号路径，支路10的输出信号31来自于外部信号26。外部信号提供于集成电路的外部管脚上，用于提供外部信号的外部管脚在正常模式中可具有不同的功能。另一种情况是，外部管脚仅可定义为具有测试模式功能。当然集成电路的任何外部管脚都可用于输入外部信号，只要它的使用不与集成电路的工作产生冲突。例如，如果外部管脚用于提供电源以便使集成电路工作，很明显它就不能用于输入外部测试信号。
支路15接收作为输入信号的信号31和36，并输出内部信号40。支路15对信号31和36实现“或”逻辑操作，产生一个来自于正常模式的信号31和测试模式的信号36中的信号40。另一种情况是，支路15可以作为解码器以选择信号31和36之间的信号。使用测试模式信号作为选择信号时，在正常模式中解码器输出信号31作为输出信号40，在测试模式中，解码器输出信号36作为输出信号。由于测试模式信号是用作解码器的选择信号，所以就无需使用测试模式信号控制支路5和10的工作。因此，控制电路就能使信号40的定时通过测试模式中的外部控制而获得。
图2示出了对操作DRAM中的SA和列的内部信号的定时进行外部控制的控制电路2。通常，控制SA和列的内部信号是SA_启动和Col启动。而且Col＿启动信号的定时一般是取决于SA＿启动信号。SA＿启动信号的定时一般是取决于用于控制WL的内部信号的WL＿启动信号。如图所示，控制电路包括副控制(SC)电路3和4，他们能够对SA＿启动和Col＿启动信号的定时分别地进行控制。
参见SC电路3，它设置了正常和测试模式信号路径。在正常模式中，SA＿启动的定时通过正常模式信号路径而产生。正常测试信号路径包括一个WL定时器11。WL定时器11接收WL＿启动信号以启动WL定时器并使它产生一个延时输出信号30。如图所示，逻辑高(1)WL＿启动信号启动WL定时器，使它产生一个逻辑低(0)延时输出信号。测试模式信号路径包括一个测试模式电路19。测试模式信号路径耦合到测试模式电路19。测试模式信号产生时，它就能通过启动测试模式电路使DRAM转换为测试模式。此外，测试模式信号还与WL定时器11相连接以便在测试模式过程中能够使WL定时器无效。这样，测试模式信号在测试模式过程中既能启动测试模式信号路径又能使正常模式信号路径无效。正常信号路径的无效导致WL定时器的输出信号变高。通常，DRAM中的模式寄存器(未示出)产生测试模式信号。在一个实施例中，例如DRAM通过在WCBR( RAS前的 WE和 RAS)期间利用用于模式选择的地址产生测试模式信号而转换为测试模式。在WCBR期间测试模式信号的产生在Kalter等人所著，ISSCC(1990)的技术论文摘要，即具有10ns数据速率的50ns 16Mb DRAM(A 50ns 16Mb DRAM With a10ns Data Rate)中已描述，在此仅作为参考的目的。测试模式电路19还接收外部测试信号27并产生一个输出信号22。当被启动时，测试电路通过测试信号路径能够有效地传导测试信号。
举例来说，测试模式电路19包括一个与非门13的和反相器14。外部测试信号设置在DRAM的G管脚上。例中的外部测试信号( G)在低电平有效。反相器使外部信号转化为相反的信号电平。与非门13由测试模式信号启动时，它能从与反相器相连接的输入中产生输出信号31。很显然反相器是用于使输入信号在与非门前转换为所期望的信号电平。当然，外部信号也可以在与非门前通过另外的电路(未示出)传导。然而，该例子表明在测试模式中，由测试模式信号路径电路19产生的信号能够从外部测试信号中有效地获得。由于所使用的外部管脚是G管脚，测试模式信号标记为TMGSAE(测试模式G管脚SA启动)。在TM＿GASE和G信号启动时，与非门13的输出信号30变为低电平。
来自信号路径的输出信号30和22耦合至选择电路15。选择电路输出或由正常模式中信号30产生的、或由测试模式中信号22产生的SA＿启动信号31。如图所示，例如，选择电路15包括一个与非门。该与非门在它的任一个输入为高电平，但不全为高电平时产生一个高电平输出信号。由于启动的信号路径产生一个低电平信号，所以与非门15的输出是由启动信号路径而产生的。如上所述，SA＿启动是一个控制SA操作的内部信号。因此，SC电路3提供了一个在测试模式的过程中通过外部信号由此控制SA＿启动信号定时的测试信号路径。
在正常模式中还控制Col＿启动信号的SA＿启动信号耦合至SC电路4。与SC电路3相似，SC电路4包括正常和测试信号路径。用于模式中的正常信号路径包括一SA定时器12。SA定时器由SA＿启动信号启动并产生一个响应输出信号40。测试模式信号路径包括一个与SC电路3的电路19相似的测试模式信号电路20。例如，测试模式信号25由芯片模式寄存器(未示出)产生。测试模式信号25使SA定时器无效并启动测试模式电路20，能够使测试模式电路20的输出信号23从外部测试信号中有效地产生。外部测试信号提供于象CAS中的外部管脚上。由于使用的是CAS管脚，测试信号就标记为TM＿CCSLE(测试模式列CAS-管脚选择线允许)。虽然图示中，SC电路4所使用的外部管脚与SC电路3中的不同，但是它们无需不一样。然而，使用不同的外部控制管脚有利于提供测试模式的单独控制。如图所示，测试模式信号电路20包括反相器17和与非门16。由于测试模式信号是低电平有效的信号，反相器用于使信号电平转化为高电平。因此，TM-CCSLE和测试模式信号被启动时，与非门16输出的是低电平。
测试模式和正常模式信号路径30和22的输出信号提供给选择电路18，例如它是一个与非门。选择电路18产生一个控制SA工作的Col＿启动信号41。Col＿启动信号是由此时被启动的信号路径产生的。这样，SC电路4能使Col＿启动信号的定时由外部信号控制。
在另一个实施例中，选择电路15/或18包括一个解码电路，该电路能够使用测试模式信号作为选择信号来选择由测试或正常模式信号路径产生的输出信号。设置具有解码电路的选择电路消除了利用测试信号控制定时器电路和测试模式电路的需求。
图2电路的工作将参考分别是正常工作和测试模式工作的时序图的图3A和3B作描述。首先，参见图3A，描述产生列启动(Col＿启动)信号的正常信号路径。通常，存在控制信号即外部和内部控制信号，它们产生Col＿启动信号。外部控制信号是 RAS(行地址选通，低电平有效)、 CAS、 G和数据信号。内部信号是地址、WL＿启动(字线启动)、SA＿启动(读出放大器启动)和Col＿启动(列启动)。外部选通 RAS触发地址的产生，地址再触发WL启动信号的产生。定时器11超时后，SA＿启动信号产生，定时器12超时后，Col＿启动信号产生。
激活测试模式信号(TM-CSAE和TM-CCSLE)而使定时器11和12无效，使得DRAM集成电路处于测试模式。参见图3B表示的是内部和外部信号的时序图。外部选通 RAS触发地址的产生，和前面一样，地址再触发WL＿启动信号的产生，但是此时SA＿启动信号不是由定时器11产生的。相反SA＿启动信号是由通过与非门13的 G信号外部产生的。然而SA＿启动信号并不导致Col＿启动信号的产生；相反地，Col＿启动信号是由通过与非门16的 CAS信号产生的。
正如时序图所表明的那样，在测试模式中，内部信号Col＿启动和SA＿启动的定时分别是由外部信号 G和 CAS控制的。内部信号定时的控制能力给了电路设计者定时延时调节的基本上无限的范围以确定在设计过程中所需的实际延时时间。
图1或2所示的电路具有多种用途。例如，该电路可用于DRAM中以便一旦测试模式启动时通过提供不同的信号路径调节WL-SA定时的定时。不同的信号路径，例如，能使SA在 G的下降沿置位以及在 G的上升沿复位。
该测试模式能够用于研究，例如：
a)由于WL上升时间和传输门延时导致的最小WL-SA延时。
b)通过延长WL-SA定时鉴别具有弱泄漏的位线(BL)。如果暂停时间过长，泄漏的BL将会失效。
c)存储模式串接电阻。如果存储模式串接电阻太大，就需要较长的WL-SA延时。如果延时是独立于单元和WL驱动器之间的距离，可能会有较高的槽电阻。
正如图2电路所描述的那样，本发明还能用于定义调节SA-CSL定时的一个测试模式。这种测试模式的调用通过使用模式寄存器产生TM-CCSLE信号而实现。SA-CSL定时通过使用CAS(列地址选通)管脚而调节。使用分离的外部控制信号( G和 CAS)就使WL-SA定时和SA-CSL定时在一个行地址选通(RAS)周期中被独立调节。选用CAS管脚代替G管脚就使WL-SA定时和SA-CSL定时在一个行地址选通(RAS)周期中被独立调节。
调节列地址-DQ读出定时(来自SA的查询数据)的测试模式也能被定义。同样地，这种定时通过CAS管脚能够被控制。通过调节地址和 CAS边沿之间的定时差，就能调节列地址-存储器数据查询(DQ)读出延时。
控制内部时钟的测试模式也是非常有用的。例如，增加附加缓冲器(extrapad)用于提供内部定时。时钟的使用是由测试模式控制的。由于时钟缓冲器是一个非功能缓冲器，就不会发生使用的冲突，正如CAS或G管脚一样。如果这个附加缓冲器与组件的非连接管脚连接，测试模式能够用于把非连接管脚转换为内部定时控制的一般用途的时钟管脚。
本发明可用于任一集成电路装置以控制内部信号例如移动中央处理单元(CPU)的本地时钟或用于调节自复位静态RAM(SRAM)的WL复位定时器。本领域的熟练人员将会明白各种测试模式可以单独使用或结合使用以实现集成电路的有效设计。
参见图4，它表示一种典型的计算机系统400。如图所示，该系统包括一处理器410，例如它是由Intel公司制造的微处理器。该处理器按照处理器的指令系统所提供的指令进行算术和逻辑运算。计算机程序和数据存储在计算机的存储器430中。该存储器包括磁或光存储器存储元件。
键盘440的设置是按用户所需向系统输入命令，还可以设置其他的输入装置，例如通过“点击和单击”技术输入指令的鼠标器。命令，例如它用于执行存储在计算机存储器中的程序。然后计算机程序加载至计算机的存储器或RAM中。RAM包括本发明所描述的DRAMIC。存储在计算机存储器中的数据文件内、执行计算机程序所需要的数据还能转移至计算机的RAM中。此外，用户还可以通过输入装置输入所需或所期望的数据。
最近或经常使用的数据和计算机程序的这部分存储在公知的“cache(高速缓冲存储器)”即计算机的高速缓冲存储器415中。高速缓冲存储器，如图所示，是处理器的一部分。然后程序运行的结果经过显示器450提供给用户。
在本发明结合多个实施例已经详细地说明和描述的同时，应该认识到本领域的熟练人员可对本发明作出各种修改和变化而并没有脱离本发明的范围。因此，本发明的保护范围不是由上述的描述所确定的，相反，而是由与后面权利要求等效的整个范围所确定的。