用于EEPROM类型的存储器器件的故障控制相关申请的交叉引用
本申请要求2015年9月21日提交的法国申请No.1558859的优
先权，该申请通过参考合并于此。
技术领域
本发明的实施方式和实施例涉及存储器，特别是电可擦除可编
程类型(EEPROM)的非易失性存储器，具体地存储器中的任何故
障的检测。
背景技术
本发明特别但不是限制性地适用于能够在包括低电压(例如1.6
V和5.5V之间)的大范围的电源电压上进行操作的存储器。
使用通常用“POR”表示的上电复位电路在EEPROM类型的存
储器器件中是普遍的。
当电源电压达到指定最小操作值时，POR电路生成复位信号，
这特别适用于与之相关联的功能电路的寄存器。这使得能够确保功
能电路以已知状态开始操作。
类似地，可以通过检测电源电压的下降低于阈值来知道POR电
路可以用作保护电路。
这样的电路在EEPROM类型的存储器器件上被有利地使用，当
电源下降到低于称为故障电压的电压以下时，避免不正确数据的读
取或存储器存储。
因此，POR电路的阈值电平需高于故障电压，并且低于存储器
的指定最小操作电压。
然而，POR电路的阈值水平可以以几百毫伏变化，特别是由于
制造的约束、温度或组件的老化而导致的。因此，POR电路的有效
阈值电平通常在由上限和下限限制的范围中。
为了避免故障，建议下限的电平高于故障电压，并且避免“复
位”信号的不适时地触发，建议上限电平低于最小操作电压。
当在指定的最小操作电压和故障电压之间的余量比由POR的有
效阈值电平的极限定义的范围窄时，该情况可能产生困难。
这是因为在这样的情况下并且根据在有效阈值电平中的变化，
将可能使POR没有检测到电源电压电平低于故障电压。类似地，可
能使POR在正常操作期间触发“复位”信号。
通过示例而非限制的方式，非易失性存储器器件可以具有1.5V
的指定最小操作电压，并且第一故障是由于下降到1.4V的电压而导
致的。如果POR的阈值电平可以在例如200mV的范围中变化，则
在该情况下将无法使阈值电平的上限低于最小操作电压并且使阈值
电平的下限高于故障电压。
此外，POR电路的下限可以对于确保上电复位电源是正确的，
但是对于防止故障可能过低。
例如，在从5V的值开始的电压的缓慢下降的情况下，如果以
20MHz交换数据，则在5V以下，20MHz进行操作的存储器有遭遇
故障的风险。此外，这样的故障将无法通过POR电路来防止。
发明内容
因此，一个实施例提出了使特别是EEPROM存储器类型的电子
电路配备有针对无法不能由POR电路防止的故障的补充保护。
根据一个方面，所提出的发明是一种用于检查由电源电压供电
并且与上电重置电路相关联的电可擦除可编程只读存储器类型的器
件的操作的方法。至少一个试验性操作对应于器件的操作的阶段，
其被识别为在电源电压的下降低于给定值的情况下倾向于故障的阶
段。在存储器器件的操作期间执行至少一个试验性操作。分析试验
性操作的结果，以检测通过复位电路未防止的任何故障。
因此，当POR电路没有检测到电压下降时，例如，由于电压下
降而导致的故障可以通过观察在试验性操作的原位行为来检测。
因为试验性操作是器件的操作的真实阶段的再现，所以试验性
操作中的故障具有表示操作的真实阶段中的故障的好机会。
有利的是，再现对压降特别敏感的操作阶段，并且能够通过例
如计算机实现的模拟来识别它们。
根据一个实施方式，操作阶段是用于在存储器器件的存储器映
射中写入至少一个数据的操作的一部分。
试验性操作的执行能够在操作阶段期间执行。
原因是，有利的是，在执行器件的操作阶段的同时执行试验性
操作的执行以便于在故障发生的时刻检测可能的故障。这预期了在
执行器件的操作阶段之后的验证阶段，允许时间增益，由有缺陷的
操作的可能的识别来补充。
此外，一些故障，例如对数据的误解，可能不必要在该事件之
后被校正。
在写入EEPROM类型的存储器的阶段中，要存储在存储器中的
数据通常通过总线来传送并且被加载到位线锁存器。根据SPI协议，
例如，锁存器的加载与总线的通信时钟信号同步。总线的时钟信号
可能比锁存器处理信号的能力更快，特别是因为在锁存器的制造期
间的尺寸约束或者由于高压晶体管的存在而导致的。原因是，尺寸
约束或高压晶体管的存在使这些锁存器缓慢，这然后可能转换成写
入数据的失真。
因此，根据一个实施方式，至少一个试验性操作的实施方式包
括试验比特线锁存器的实现，试验比特线锁存器表现出在速度方面
最不利的物理实现，特别是表现出最大内部寄生电容，并且试验性
操作的执行包括与使用加载脉冲来加载存储器器件的至少一个功能
锁存器的同时将逻辑“1”递送到试验锁存器的输入，并且对试验性
操作的结果的分析包括对在加载脉冲之后的试验锁存器的内容的分
析。
EEPROM类型的存储器可以使用错误校正码(ECC)机制，特
别是高密度存储器。
这些机制通常执行读取、错误校正和校验位计算操作。然而，
很少的时间被分配给这些操作，可能使其容易故障。
原因是错误校正码的机制通常相比复杂，并且相应电路的一些
传播路径可能很长，以致在特定操作情况(温度等)下在这样的路
径的信号的传播时间超过分配给该操作的时段，再次导致数据的失
真。
因此，根据另一实施方式，至少一个试验性操作的执行包括：
实现至少试感测放大器，并且试验性操作的执行包括递送在至少一
个试感测放大器的输入处的至少一个试验数据，并且试验操作的结
果的分析包括在功能读取时段期满之后对至少一个感测放大器的输
出的分析。
至少一个试验性操作的实施方式可以类似地包括：实现用于错
误校正码电路的最大传播路径的实现，试验性操作的执行包括：递
送传播路径的输入处的信号，并且对试验性操作的结果的分析包括
在分配给错误校正码处理的功能时段期满之后验证传播路径的输出
处的信号的递送。
当检测到故障时，可以向寄存器发送错误位。
作为变形，当检测到故障时，可以中止所有写入操作。
根据另一方面，所提出的发明是由电源电压供电并且与上电复
位电路相关联的电可擦除可编程只读存储器类型的器件。至少一个
试验模块对应于器件的至少一个电路，其被识别为在电源电压中的
下降低于给定值的情况下倾向于故障。控制器能够在存储器器件的
操作期间实现至少一个试验模块。分析电路被配置为分析试验模块
的实现的结果，以便于检测复位电路未防止的任何故障。
根据一个实施例，器件的电路是用于在存储器器件的存储器映
射中的至少一个数据的写入电路的一部分。
根据一个实施例，控制器被配置为在器件的至少一个电路的实
现期间实现试验模块。
根据一个实施例，试验模块包括试验位线锁存器，试验位线锁
存器表现出在速度方面最不利的物理实现，特别是表现出最大内部
寄生电容，控制器被配置为使用加载脉冲来加载存储器器件的至少
一个功能锁存器的同时将逻辑“1”递送到试验锁存器的输入，并且
分析电路被配置为检查在加载脉冲之后的试验锁存器的内容。
根据另一实施例，试验模块包括至少一个试验感测放大器，控
制器被配置为递送在至少一个试验感测放大器的输入处的至少一个
试验数据，并且分析电路被配置为检查在功能读取时段期满之后对
至少一个感测放大器的输出。
根据另一实施例，至少一个试验模块包括：错误校正码电路的
最大传播路径，控制器能够递送传播路径的输入处的信号，并且分
析电路能够在分配给错误校正码处理的功能时段期满之后检查在传
播路径的输出处的信号的递送。
分析电路可以被配置为，当检测到故障时，向寄存器发送错误
信号，否则在检测到故障时，中止所有写入操作。
附图说明
本发明的其他优点和特征在检查不以任何方式为限制性的实施
方式和实施例的具体描述和附图时将出现，在附图中：
图1至图5示意性地图示了本发明的各种实施方式和实施例。
具体实施方式
图1示出了根据本发明的、由电源单元ALIM供电并且与上电
重置电路POR相关联的、具有本身已知的常规结构的EEPROM存
储器器件DIS。
器件DIS具有存储器单元CEL的存储器映射PM和常规写入电
路MECR、行和列解码器DECX和DECY、包含在解码器DECX中
的位线锁存器VBL以及具有感测电路放大器AMPL的读取电路，具
有本身已知的常规结构。
在该示例性实施例中，器件DIS类似地具有错误校正码机制
MECC，具有本身已知的常规结构。
例如，器件DIS类似地包括控制器MCM，具有常规结构的逻辑
电路，其能够尤其激活各种电路，例如写入电路MECR、读取电路
AMPL和错误校正码机制MECC。
存储器器件DIS类似地具有试验模块MTEM(1)、MTEM(2)
和MTEM(3)以及分析电路MANA。
控制器MCM类似地被配置为控制试验模块MTEM(1)、MTEM
(2)、MTEM(3)。
分析电路MANA能够验证试验模块的行为，并且特别地连接到
控制器MCM和寄存器SR。
例如，试验模块与功能存储器单元的电路相对应，其被识别为
在电源电压的下降低于给定值的情况向倾向于故障。
例如，试验模块MTEM(1)可以模拟位线锁存器电路。试验模
块MTEM(2)可以是感测放大器AMPL的再现。试验模块MTEM
(3)可以是错误校正码机制的传播路径的再现。
在更详细地返回到这些实施例之前，将更具体地参考图2来描
述根据本发明的用于检查EEPROM存储器类型的操作的方法的一般
执行。
在步骤21中，试验性操作在存储器模块中实现。试验性操作被
选择为与被识别为在压降的情况下倾向于故障的阶段的存储器器件
的操作阶段相对应。该实现的目的是通过进行对其操作必要的适配
来模拟(或再现)在要被检查的存储器器件中已经存在并且起作用
的电路或过程。
通过试操作再现的操作阶段可以是用于将数据写入器件的存储
器映射的操作的一部分，例如加载位线锁存器的阶段，或者可以是
例如包括在由错误校正码电路执行的处理阶段中的感测放大器的读
取阶段。
然后，执行试验性操作(步骤23)。例如，该执行包括递送在相
应的试验模块MTEM(1)的输入处的测试信号的递送。
然后，分析试验性操作的结果(步骤25)。例如，该分析包括：
将在试验性操作的输出处的结果与预期结果作比较。预期的结果是
该功能电路或所再现的操作在对其施加测试信号时、在器件的正常
操作期间可以提供的结果。如果该比较表明与预期的结果不同的结
果，则检测到故障，并且生成错误信号。该比较由分析电路MANA
来进行，MANA能够生成错误信号和/或作用于器件的控制器MCM。
在位线锁存器电路的模拟的情况下，测试信号可以是在例如逻
辑“1”状态下的位，并且在试验模块的输出处预期的结果可以是在
逻辑“0”状态下的位。
步骤29包括在步骤25中检测到故障时的反应。例如，该反应
可以包括通过器件的控制器MCM，将错误信号加载到寄存器RS，
和/或中止器件的所有写入操作。
因为试验性操作源于器件的现有电路或处理的再生，所以执行
对于这样的操作的检测使其能够考虑难以预见的危险，诸如但不限
于不希望的热效应、电磁干扰或其他，优选地，POR电路可能没有
考虑的电源电压中的下降。
图3图示了根据本发明的方法的实施方式，其中，试验性操作
与加载试验位线锁存器MTEM(1)的阶段相对应，在图4中图示了
其示例性实施例。
以实线示出的电路的分支和组件表示常规功能位线锁存器电路
BL的分支和组件。
虚线的部分表示例如寄生电容C1、C2、C3的添加。
这些寄生电容可以以各种方式来实现，以使试验锁存器比功能
锁存器对压降“更敏感”，并且特别对应于接近操作的真实最坏情况
的情形。
在步骤31中，试验锁存器经由图4中的电路MTEM(1)的RES
分支来重置，分配用于在功能锁存器被加载之前要执行的重置的足
够的重置最后期限。这使得能够确保试验锁存器在加载步骤之前处
于已知状态。
在数据以字节被加载到位线锁存器的实施例中，加载根据8个
时钟脉冲来完成。在测试之前在加载的四个时钟脉冲上重置试验锁
存器允许例如分配足够的复位最后期限。
步骤33中，与加载电路的功能锁存器同时地加载试验锁存器。
试验锁存器的加载经由与递送用于功能锁存器的选择信号的功能逻
辑门相同的设计的与类型(或者或类型)的逻辑门来实现。在图4
的实施例中，逻辑门的输出被施加到电路MTEM(1)的COL分支。
为了控制加载到试验锁存器的数据，在逻辑门的输入处仅递送逻辑
“1”，并且逻辑“1”被施加到图4的电路MTEM(1)的DATA分
支。
在步骤35中，分析试验锁存器的内容。反相器INV的输出处的
逻辑“1”状态表示不良加载，并且然后分析电路可以生成错误信号
(步骤39)。
图5图示了对应于在错误校正码介质MECC内执行的操作的试
验性操作的情况。
试验模块MTEM(2)是试验感测放大器，类似于功能感测放大
器AMPL，并且试验模块MTEM(3)是功能错误校正码电路MECC
的试验最大传播路径。
在步骤51中，在模块MTEM(2)的输入处递送的试验位在读
取周期的结束时被读取，这与在实现功能感测放大器时分配给位的
读取的相同。要读取的试验位可以是逻辑“1”或逻辑“0”。类似地
能够通过使用两个试验感测放大器来独立地读取两个。这是因为，
读取逻辑“1”或逻辑“0”的速度在一些实施例中可能变化，并且
因此可能有利于读取一个或另一个或二者。
在步骤53中，分析通过试验感测放大器进行的读取的进程。耦
合到读取位的比较器和要被读取的位允许在失配的情况下检测故障
(步骤59)。
在步骤55中，在试验最大传播路径的输入处施加已知信号。
在步骤57中，执行检查，以确定该信号已经或还没有能够在所
分配的时间期间越过试验最大传播路径。在第二情况下，检测到故
障。
当检测到故障时，由分析电路生成错误信号(步骤59)。
本发明特别允许EEPROM存储器类型的器件的可靠性在大的应
用领域上例如根据SPI协议而增加，特别是在器件误用的情况下，
在高速存储器总线上。
本发明可以特别适用于具有电源电压的系统，电源电压在例如
从1.6V到5.5V的大范围的电压上变化。