半导体装置及其制造方法.pdf

本发明提供一种半导体装置及其制造方法。一介电层位于具有一导体区的一半导体基底上，上述介电层的介电常数小于3.9。一氧碳化硅层位于上述介电层上、与一氧氮化硅层位于上述氧碳化硅层上。一导体层则嵌于上述氧氮化硅层、上述氧碳化硅层、与上述介电层中，并电性连接上述导体区。本发明所述的半导体装置及其制造方法，不但具有高速的性能，亦具有非常高的可靠度。

1.  一种半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包含：
提供一半导体基底；
形成至少一介电层于该基底上；
沉积第一抗反射层于该介电层上，该第一抗反射层包含氧碳化硅；以及
沉积第二抗反射层于该第一抗反射层上，该第二抗反射层包含氧氮化硅。

2.  根据权利要求1所述的半导体装置的制造方法，其特征在于，更包含通过图形化与蚀刻的制程，在该第一抗反射层、该第二抗反射层、与该介电层中形成至少一开口。

3.  根据权利要求1所述的半导体装置的制造方法，其特征在于，该第二抗反射层的厚度为150～800。

4.  根据权利要求1所述的半导体装置的制造方法，其特征在于，该第一抗反射层的厚度为150～800。

5.  根据权利要求1所述的半导体装置的制造方法，其特征在于，该第一抗反射层与第二抗反射层的厚度和为600～1200。

6.  根据权利要求1所述的半导体装置的制造方法，其特征在于，该第一抗反射层的含碳量为2～10atom％。

7.  根据权利要求1所述的半导体装置的制造方法，其特征在于，该第一抗反射层的密度为1.9～2.3gm/cm³。

8.  根据权利要求2所述的半导体装置的制造方法，其特征在于，更包含：填入一导体层于该开口内。

9.  根据权利要求8所述的半导体装置的制造方法，其特征在于，
该半导体基底具有一导体区；
该开口曝露该导体区；以及
该导体层电性连接该导体区。

10.  一种半导体装置，其特征在于，所述半导体装置包含：
一半导体基底，具有一导体区；
至少一介电层于该基底上，该介电层的介电常数小于3.9；
一氧碳化硅层于该介电层上；
一氧氮化硅层于该氧碳化硅层上；以及
一导体层嵌于该氧氮化硅层、该氧碳化硅层、与该介电层中，并电性连接该导体区。

半导体装置及其制造方法
技术领域
本发明是有关于半导体装置的微影制程，特别是关于形成具抗反射层的镶嵌结构。
背景技术
在一般IC制程中形成电性接触的方法，是在一绝缘层中，蚀刻出一接触/导通孔连接至其下的导体区，再将一导体材料层沉积于上述接触/导通孔中。将沟槽及/或导通孔形成于绝缘层中，再于其内嵌入金属例如铜。上述镶嵌与双镶嵌制程逐渐地广泛地用于金属化制程中。上述绝缘层较好为低介电常数材料，以降低元件的电容值。
以抗反射层来改善镶嵌制程中微影的制程窗口的技术，面临了一些挑战。通过抗反射层的使用，可减少反射率并增加光吸收率，以减少自下层的基底散射回来的光的影响。其中一个方法，是在使用低介电常数材料作为金属间介电层时，将氮化硅或氧氮化硅作为抗反射层。氮化硅层与氧氮化硅层的形成，通常是使用化学气相沉积法，其所使用的化学物质例如胺(类)与氨基化合物，通常会扩散至邻近的多孔质的介电层中。而目前逐渐广为使用的低介电常数材料，常具有高度的多孔性，而会吸收并传递上述污染性的物质。
避免上层的蚀刻终止层或底部抗反射层的含氮污染物扩散至介电层的方法，其中一种是在形成上述蚀刻终止层或底部抗反射层之前，先形成一二氧化硅层于上述低介电常数的金属间介电层上。上述方法的缺点是会增加上述金属间介电层所受到的应力，并会增加多层板导体元件整体的电容值。
另一个方法是使用碳系的底部抗反射层，其可避免含氮污染物的形成。但是碳系的底部抗反射层在非等向性蚀刻时会形成聚合物，残留于被蚀刻处的底部与侧壁，而会减缓蚀刻的进行，即为蚀刻停止的现象。
美国专利公开号US20040023497A1是揭露防止碳与氮由上层扩散至介电层的方法，以改善后续的微影图形化与非等向性蚀刻的制程。
美国专利号US6,686,272所揭露的方法中，是形成一碳化硅抗反射层与氧氮化硅抗反射层、以及由氧气等离子处理过的氧氮化硅抗反射层。
美国专利号US6,100,559揭露一种微影制程，其是使用薄的氧氮化硅渐变层作为抗反射层，其渐变层中，是氮的浓度具有浓度梯度。
美国专利号US6,664,177揭露一种多层双镶嵌制程，其是使用包含具不同消光系数、介电常数、与厚度的介电质的抗反射层，来降低反射率并增加光吸收。
发明内容
有鉴于此，本发明的一目的是提供一种多层抗反射层，包含层叠的氮化硅层与碳化硅层。
本发明的另一目的是提供一坚固的铜内连线结构，以减少阻剂的毒化与避免介电层的剥离。
本发明的又另一目的是提供位于低介电常数绝缘层上的一多层抗反射层，以避免污染性的化学物质进入低介电常数材料中。
为达成本发明的上述目的，本发明是提供一种半导体装置的制造方法，包含：提供一半导体基底；形成至少一介电层于上述基底上；沉积第一抗反射层于上述介电层上，上述第一抗反射层包含氧碳化硅(silicon oxycarbide)；沉积第二抗反射层于上述第一抗反射层上，上述第二抗反射层包含氧氮化硅(siliconoxynitride)；以及沉积一光致抗蚀剂层于上述第二抗反射层上。
本发明是又提供一种半导体装置的制造方法，包含：提供一半导体基底，具有一导体区；形成至少一介电层于上述基底上；形成一氧碳化硅(silicon oxycarbide)层于上述基底上；形成一氧氮化硅(silicon oxynitride)层于上述氧碳化硅层上；形成至少一开口于上述氧氮化硅层、上述氧碳化硅层、与上述介电层中，曝露上述导体区；以及填入一导体层于上述开口内。
本发明还提供一种半导体装置的制造方法，所述半导体装置的制造方法包含：提供一半导体基底；形成至少一介电层于该基底上；沉积第一抗反射层于该介电层上，该第一抗反射层包含氧碳化硅；以及沉积第二抗反射层于该第一抗反射层上，该第二抗反射层包含氧氮化硅。
本发明所述的半导体装置的制造方法，更包含通过图形化与蚀刻的制程，在该第一抗反射层、该第二抗反射层、与该介电层中形成至少一开口。
本发明所述的半导体装置的制造方法，该第二抗反射层的厚度为150～800。
本发明所述的半导体装置的制造方法，该第一抗反射层的厚度为150～800。
本发明所述的半导体装置的制造方法，该第一抗反射层与第二抗反射层的厚度和为600～1200。
本发明所述的半导体装置的制造方法，该第一抗反射层的含碳量为2～10atom％(原子百分比)。
本发明所述的半导体装置地制造方法，该第一抗反射层的密度为1.9～2.3gm/cm³。
本发明所述的半导体装置的制造方法，更包含：填入一导体层于该开口内。
本发明所述的半导体装置的制造方法，该半导体基底具有一导体区；该开口曝露该导体区；以及该导体层电性连接该导体区。
本发明是提供一种半导体装置，包含：一半导体基底，具有一导体区；至少一介电层于上述基底上，上述介电层的介电常数小于3.9；一氧碳化硅(silicon oxycarbide)层于上述介电层上；一氧氮化硅(silicon oxynitride)层于上述氧碳化硅层上；以及一导体层嵌于上述氧氮化硅层、上述氧碳化硅层、与上述介电层中，并电性连接上述导体区。
本发明所述的半导体装置及其制造方法，不但具有高速的性能，亦具有非常高的可靠度。
附图说明
图1A至图1D为一系列的剖面图，是显示本发明一实施例的铜内连线制程；
图2A至图2B为一系列的剖面图，是显示本发明另一实施例的铜内连线制程。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附图示，作详细说明如下：
本发明是提供金属例如铜与内连线图形，特别是使用镶嵌技术与低介电常数材料，并使用多层的SiON/SiOC结构作为低介电常数的金属间介电层上的抗反射层，以克服现有技术所发生的问题。本发明是克服并解决因特征尺寸缩减至深次微米的时代对元件可靠度所产生的冲击，以满足对小型化与高速电路日益增加的需求。为了制造具有低介电常数的金属间介电层、但坚固的铜镶嵌结构，是将一SiON层与一SiOC层，层叠于其上，作为多层的抗反射层结构，以避免污染性化学物质进入低介电常数材料、与在非等向性蚀刻时发生蚀刻停止现象，并减少整体堆叠介电层结构的介电常数。对本领域普通技术人员而言，本发明可应用在许多制造商、工厂、与各类工业中，包含但不限于IC制造、微电子产品的制造、与光电产品的制造。
在本说明书中，“铜”包含：实质上的纯元素铜、含有无可避免的杂质的铜、以及含次要元素例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝、或锆的铜合金。“介电质”是指一种材料，于其内的电场的功率消耗维持在零或近似于零的程度，亦即，其导电率为零或近似于零。“低介电常数”是指一介电材料的介电常数小于3.9。“蚀刻停止层”是指两层异质材料中，蚀刻率远低于其上层材料的下层材料。蚀刻停止层可在特定蚀刻制程中，提供明确的蚀刻终止或中止点。
图1A至图1D为一系列的剖面图，是显示本发明一实施例的铜内连线制程。
请参考图1A，是绘示一例示的基底10，其包含一半导体材料及形成于其中及/或其上的集成电路。基底10包含一导体区12，其表面已经平坦化处理，例如化学机械研磨制程。导体区12的材料可包含但不限于：铜、铝、铜合金、上述的组合、或其他具导体性质的材料。
如图1A所示，一蚀刻停止层14、一低介电常数介电层18、一氧碳化硅层20、与一氧氮化硅层22，是沉积于基底10的导体区12上。氧碳化硅层20为Si_xO_yC_z(后述简化为“SiOC”)，其中x、y、z的值是任意的原子成分指数。SiOC层20的厚度可为150～800，其形成可使用任何方法包含化学气相沉积例如：低压化学气相沉积、常压化学气相沉积、或等离子增益化学气相沉积、或后续发展的任何沉积方法。SiOC层20的消光系数可为0.3～1.2、密度可为1.9～2.3gm/cm³、碳含量可为2～10atom％(原子百分比)、介电常数可为3.9～5。氧氮化硅层22为Si_xO_yN_z(后述简化为“SiON”)，其中x、z的值是任意的原子成分指数。在某一实施例中，y的值是任意的原子成分指数；在其他实施例中，y的值为零。SiON层22的厚度可为150～800，其形成可使用任何方法包含：低压化学气相沉积、常压化学气相沉积、等离子增益化学气相沉积、物理气相沉积、溅镀、或后续发展的任何沉积方法。依据不同的制程，SiON层22可直接、或间接位于SiOC层20之上。
本发明的主要特征是使用SiON层22与SiOC层20的组合，其后的叙述将其合并为SiON/SiOC多层结构21，其为抗反射层，可避免污染性的化学物质进入低介电常数材料、与在非等向性蚀刻时发生蚀刻停止现象。本发明另一特征在于通过SiON/SiOC多层结构21的使用来减少整体堆叠介电质的有效介电常数。本发明的SiON/SiOC多层结构21的厚度可为600～1200。
低介电常数介电层18的介电常数可低于3.9，例如3.5或更低。本发明的实施例中可使用各种不同的低介电常数材料，例如：无机的旋涂介电质、有机的旋涂介电质、多孔质的介电质、有机聚合物、或有机硅玻璃。上述有机聚合物包含例如：SiLK(芳香族碳氢化合物，Dow Chemical Co.出品，介电常数2.7)、或聚芳乙烯乙醚(polyallyl ether；PAE)系列的FLARE(氟化聚(芳烯)醚，Honeywell Electronic Materials Co.出品，介电常数2.8)。上述有机硅玻璃(SiOC系列材料)包含例如：HSG-R7(Hitachi KaseiIndustry Co.出品，介电常数2.8)、Black Diamond(美国应用材料公司出品，介电常数3.0～2.4)、或p-MTES(Hitachi Kaihatsu出品，介电常数3.2)。其他的SiOC系列材料可包含例如：CORAL(美国Novellus Systems，Inc.出品，介电常数2.7～2.4)、Aurora(Nippon ASM Co.出品，介电常数2.7)。另外，亦可以使用FSG(掺氟的二氧化硅)、含氢硅酸盐类(hydrogensilsesquioxane；HSQ，介电常数2.8～3.0)系列材料、甲基硅酸盐类(methyl silsesquioxane；MSQ，介电常数2.5～2.7)系列材料、多孔质的HSQ系列材料、多孔质的MSQ材料、或多孔质的有机系列材料。低介电常数介电层18的厚度可达1000～20000，其形成可使用各种技术包含旋涂、化学气相沉积、或后续发展的沉积技术。
请参考图1A，接下来沉积一光致抗蚀剂层30于SiON/SiOC多层结构21上，经传统的微影图形化制程的曝光、显影的步骤，形成具高深宽比的导通孔的非等向性蚀刻图形。较好为使用深紫外线的化学放大光致抗蚀剂来图形化上述导通孔，其可使用波长低于250nm的辐射源例如193～250nm，来使光致抗蚀剂层30曝光。光致抗蚀剂层30可已是任何已知的深紫外线光致抗蚀剂包含多层式的光致抗蚀剂例如会产生光酸的化学放大光致抗蚀剂。市面上已有许多适用的深紫外线光致抗蚀剂。
请参考图1B，经非等向性蚀刻贯穿SiON/SiOC多层结构21、低介电常数介电层18、与蚀刻停止层14，而形成贯穿孔19，可连接至底下的导体区12。上述非等向性蚀刻可使用传统的等离子式反应性离子蚀刻，蚀刻剂包含例如氢氟碳化合物(hydrofluorocarbon)、氟碳化合物(fluorocarbon)、氧、与氮的混合物。然后通常以例如氧气等离子灰化的方法移除光致抗蚀剂层30。
请参考图1C，例如以电镀的方法形成一导体材料，以在贯穿孔19内填入导体层23。超过SiON/SiOC多层结构21的导体层23则以平坦化(例如化学机械研磨)或回蚀法来移除。在一实施例中，可使用平坦化(例如化学机械研磨)或回蚀法来移除低介电常数介电层18上的SiON/SiOC多层结构21。关于填入贯穿孔的导体材料，导体材料23可包含低阻值的导体材料例如但不限于：铜或铜基合金。例如，填入贯穿孔的导体材料的形成，可使用下列步骤：(1)沉积厚度50～2500的种金属层(metal seed layer)；(2)沉积厚度5000～10000的铜层。种金属层可包含铜、镍、钼、铂、钛、铝、或上述的组合，沉积方法可以是物理气相沉积、化学气相沉积、或原子层沉积(atomic layer deposition；ALD)。
在一实施例中，可以更加入一阻障层，以提供优异的阻障扩散与导电性的功能。如图1D所示，可在贯穿孔填入导体材料的步骤之前，顺应性地沿着贯穿孔19的底面与侧壁形成一扩散阻障层24。后续导体层23的平坦化制程亦移除延伸至低介电常数介电层18以外的扩散阻障层24。扩散阻障层24可包含但不限于过渡元素金属、TiN、TaN、Ta、Ti、W、WN、Cr、Nb、上述的组合、或其他可用来阻止铜扩散至低介电常数介电层18的材料，其形成方法可以是物理气相沉积、化学气相沉积、或原子层沉积。扩散阻障层24的厚度可以是50～300。
图2A至图2B为一系列的剖面图，是显示本发明另一实施例的铜双镶嵌制程，其中元件符号与图1A至图1C所示相同的部分，则可参考前面的相关叙述，在此不作重复叙述。
请参考图2A，是显示一用于制造双镶嵌结构的范例基底10。与图1B中形成于低介电常数介电层18内的贯穿孔19比较，图2A是显示蚀刻停止层14上依序层叠有第一低介电常数介电层18I、一中间蚀刻停止层26、第二低介电常数介电层18II、一SiON/SiOC多层结构28，其中已定义一双镶嵌开口40，其具有沟槽部34与一贯穿孔部32，暴露导体区12。在定义上述双镶嵌结构的过程中，可以在第一低介电常数介电层18I与第二低介电常数介电层18II之间沉积中间蚀刻停止层26。接下来，提供一光致抗蚀剂掩膜(未绘示)，然后施以非等向性的蚀刻，以形成穿透SiON/SiOC多层结构28、第二低介电常数介电层18II、中间蚀刻停止层26、第一低介电常数介电层18I、与蚀刻停止层14的贯穿孔。接下来，移除上述贯穿孔的光致抗蚀剂掩膜，而提供沟槽的光致抗蚀剂掩膜，然后施以非等向性的蚀刻，以形成穿透SiON/SiOC多层结构28、第二低介电常数介电层18II、与中间蚀刻停止层26的沟槽。本技术领域的普通技术人员与本说明书的读者当可了解在此双镶嵌制程中，可定义出沟槽部34与贯穿孔32的位置。
可通过中间蚀刻停止层26材料的选择，使其对上层的第二低介电常数介电层18II具有高蚀刻选择比，而亦具有抗反射层的功能。中间蚀刻停止层26的厚度可为200～800，其材质可包含但不限于氮化硅、氧氮化硅、碳化硅、上述的组合、或其他材料，其形成方法可为化学气相沉积、等离子增益化学气相沉积、物理气相沉积、或后续发展出来的沉积方法。在本发明的一实施例中，亦可以选择性地省略第一低介电常数介电层18I与第二低介电常数介电层18II之间的中间蚀刻停止层26。
请参考图2B，可在基底10上顺应性地形成一扩散阻障层36，覆盖双镶嵌开口40的底部与侧壁，并延伸至SiON/SiOC多层结构28之上。然后再于扩散阻障层36上形成一导体层38，以填满双镶嵌开口40。接下来，以例如化学机械研磨的平坦化制程或其他适当的回蚀制程，将导体层38与扩散阻障层36延伸至SiON/SiOC多层结构28之上的部分移除。此时，较好为使用化学机械研磨的制程，将导体层38平坦化。在一实施例中，可使用平坦化(例如化学机械研磨)或回蚀的制程，移除第一低介电常数介电层18I与第二低介电常数介电层18II上的SiON/SiOC多层结构28。在此情况下，导体层38的形成方法、材质、厚度尺寸等，可类似或等于图1C与图1D所示的导体层23的形成方法、材质、厚度尺寸。导体层38较好为包含铜或铜基合金。在此情况下，扩散阻障层36的形成方法、材质、厚度尺寸等，可类似或等于图1D所示的扩散阻障层24的形成方法、材质、厚度尺寸。扩散阻障层36较好为包含过渡元素金属、或其他适用于防止铜扩散至第一低介电常数介电层18I与第二低介电常数介电层18II的材料。
如上所述，本发明的实施例，是可以制造具有铜内连线图形的半导体元件，其特征尺寸为深次微米的尺度，其不但具有高速的性能，亦具有非常高的可靠度。本发明可特别应用在内连线制程中，包含双镶嵌的技术。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：基底
12：导体区
14：蚀刻停止层
18：低介电常数介电层
18I：第一低介电常数介电层
18II：第二低介电常数介电层
19：贯穿孔
20：SiOC层
21：SiON/SiOC多层结构
22：SiON层
23：导体层
24：扩散阻障层
26：中间蚀刻停止层
28：SiON/SiOC多层结构
30：光致抗蚀剂层
32：贯穿孔部
34：沟槽部
38：导体层
40：双镶嵌开口。