制造具有不同栅氧化物层的半导体器件的方法 本发明涉及半导体器件的制造,特别涉及在单个芯片中形成不同栅氧化物层的方法。
近来向着高密度集成电路发展的趋势使芯片密度增加,而减小了建立在芯片上的晶体管的尺寸和栅氧化物的厚度。
图1示意性地表示相对于高电压逻辑器件和正常电压逻辑器件的电场(MV/cm)和栅氧化物厚度()之间的关系。如图所示,随着栅氧化物厚度的减小,栅氧化物击穿的可能性增加。为避免这个问题,已经降低了操作芯片所需要的电源电压(VDD)。由于降低的电源电压引起功率和速度的下降,所以需要减小栅氧化物层的厚度以解决这种低功率和速度问题。
众所周知,晶体管特性可以通过减小栅氧化物厚度同时保持电源电压为恒定电平而提高。另一方面,可以通过降低电源电压同时保持栅氧化物厚度为恒定水平来减少功耗。因此,要求减小栅氧化物厚度而不会击穿,同时保持所谓的“恒定电场比例(scaling)定律”的恒定电场。
DRAM或MDL工业近来的趋势是由单元阵列占据的芯片面积正在增加。因此,如果形成的栅氧化物层在整个单个芯片上具有相同的厚度,则单元阵列区的栅氧化物首先易被击穿。而且,由于超过电源电压(VDD))的电压(VHDD)提供给单元阵列内部,所以施加于其上地电场增加,这增加了栅氧化物击穿的可能性。
由于单元阵列区中的单元密度每一阶段增加四倍,所以需要受控阈值电压对抗子阈值漏电和栅长度变化,即需要短沟道效应余量。除了短沟道余量以外,还需要增加外围区中的漏饱和电流(IDSAT)。
为克服上述问题,已经公开了几种方法。一种方法是增加沟道区中的掺杂浓度,以便根据短沟道效应而调节阈值电压。但是掺杂浓度的增加会降低击穿余量并增加用于所给栅长度的阈值电压变化。换言之,栅长度余量减少了。
另一种方法是在不同的芯片上而不是在单个芯片上制造单元阵列区和外围区。但是该方法的缺点是需要的工艺复杂并且不适于以低成本制造。
鉴于上述问题而做出本发明,因此本发明的目的是提供在单个芯片中形成不同栅氧化物层的方法,特别涉及在形成栅电极之后形成不同栅氧化物层的方法。本发明的关键特征在于,通过取决于有源宽度的尺寸的氧化工艺形成不同的栅氧化物层。与有源宽度相关的氧化工艺是在形成完整的晶体管(侧壁间隔层的形成)之后进行的。
在半导体衬底中和半导体衬底上确定有源区(例如单元阵列区和外围区)的不同尺寸。在整个有源区上以相同的厚度形成第一薄栅氧化物层。在有源区的薄氧化物层上形成不同的栅图形。该栅图形在平行于宽度方向穿过有源区。在窄有源区(单元阵列区)中形成栅图形使得在相邻栅图形之间具有窄的距离,而在宽的区域(外围区)中使得在相邻栅图形之间具有宽的距离。在构图的栅的侧边上形成栅间隔层。进行临界湿氧化并由此在窄有源区(单元阵列区)中生长薄氧化物层。该湿氧化容许栅氧化物的生长在窄有源区中比在宽有源区(外围区)中程度更大。这样,在一个芯片上形成了不同的栅氧化物层,即在单元阵列区中的厚栅氧化物层和在外围区中的相对薄的栅氧化物层。
在氧化工艺过程中,不容易发生沿着栅长度的氧化作用,而氧化剂容易通过叠加在场氧化物层上的栅扩散。因此,如果有源宽度较窄(在单元阵列区中),氧化剂从栅宽度方向(即从场氧化物)较厚地生长薄栅氧化物层。另一方面,如果有源宽度较宽(在外围区中),考虑到有源尺寸,来自栅宽度方向的氧化剂的量较少,从而薄栅氧化物层的厚度变化可以忽略不记。因而,可以在个芯片上形成不同栅氧化物层。
通过参照附图使本发明更容易被理解,其目的对于本领域技术人员也更明显,其中:
图1示意地表示相对于高电压逻辑器件和正常电压逻辑器件的电场(MV/cm)和栅氧化物厚度()之间的关系;
图2表示单元密度度数和其单元效率之间的关系;
图3A和3B表示半导体衬底的顶视平面图,在该半导体衬底中形成多个栅图形,它们贯穿由场氧化物层包围的有源区,即分别为单元阵列区和外围区;
图4A-4B分别为在形成栅图形之前沿着图3A的线A-A’和B-B’截取的剖面图;
图4C-4D分别为在形成栅图形之前沿着图3B的线C-C’和D-D’截取的剖面图;
图5A-5D分别表示在形成栅图形的图4A-4D所示之后的工艺步骤;
图6A-6D分别表示在形成栅间隔层和然后进行氧化工艺的图5A-5D所示之后的工艺步骤;
图7表示使用T-SUPREM4和MEDICI(procell&devicesimulator)在固定栅图形尺寸(0.2微米)下得到的有效栅氧化物的厚度变化和有源宽度之间的关系。
现在参照附图介绍本发明的优选实施例。本发明涉及使用与有源尺寸相关的氧扩散率在一个芯片中形成不同栅氧化物层的方法。在完全形成栅图形之后完全形成有效的栅氧化物层。
图2表示单元密度度数和其单元效率之间的关系。如图所示,单元密度的度数与单元效率成比例。随着单元密度的增加,单元效率也增加。这是因为单元阵列区中的单元密度增加了,而在外围区中使用相同的电路。随着单元效率的增加,由于单元阵列区中的电场比外围区中的大,所以单元阵列区中的栅氧化物可靠性很容易提高。因此,需要具有不同栅氧化物层即单元阵列区中的厚栅氧化物层和外围区中的薄栅氧化物层的器件。
本发明在一个芯片上以其间大于30%的阈值电压差提供高电压器件和正常电压器件。为此,高电压器件具有较厚的栅氧化物,而正常电压器件具有相对薄的栅氧化物。
图3A和3B表示半导体衬底的顶视平面图,在该半导体衬底中形成贯穿由场氧化物层围绕的有源区即分别为单元阵列区和外围区的多个栅图形。
参照图3A,栅图形20-24贯穿有源区4-8。这里,有源宽度由参考标记“W1”表示,栅长度由参考标记“L1”表示。如所示,单元阵列区中的有源宽度(“W1”)为0.2微米或小于0.2微米,栅长度(“L1”)为0.2微米或小于0.2微米。参考标记2表示包围有源区4-8的场氧化物层。
参照图3B,有源区9和10被场氧化物层2包围。外围区的有源区9和10具有比图3A中单元阵列区的有源宽度宽的有源宽度(“W2”)。形成多个栅图形26-30,它们平行于有源宽度方向延伸。这里,只有一个栅图形贯穿一个有源区。例如,栅图形27贯穿有源区9,栅图形29贯穿有源区10。外围区的有源宽度(“W2”)的90%以上至少是单元阵列区(0.2微米)的两倍大,有源区的大部分为1.0微米有源宽度。外围区的栅图形的栅长度约为0.2微米到3.0微米,它们的大部分约为0.2微米到1.0微米。例如,栅图形27具有约0.2微米的栅长度(“L2”),栅图形29具有约为1.0微米或更大的栅长度(“L3”)。
图4A和4B分别为在形成栅图形之前沿着图3A的线A-A’和B-B’截取的剖面图。图4C-4D分别为在形成栅图形之前沿着图3B的线C-C’和D-D’截取的剖面图。
参照图4A-4D,在半导体衬底(未示出)上形成场氧化物层2以确定有源区4和7(单元阵列区,或高电压区)、和9和10(外围区,或正常电压区)。单元阵列区的有源宽度(“W1”,7)(见图4B)形成得比外围区的有源宽度(“W2”,9)(见图4C)窄。如前所述,单元阵列区的有源宽度(“W1”)约为0.2微米或小于0.2微米,外围区的有源宽度(“W2”)约为0.4微米或大于0.4微米。
图5A-5D分别表示在形成栅图形的图4A-4D所示之后的工艺步骤。在确定有源区之后,进行如阱离子注入、场离子注入、和沟道离子注入的常规离子注入工艺。然后,在整个半导体表面上形成第一栅氧化物层12。第一栅氧化物层的厚度不受有源区尺寸的影响。栅氧化物层12在整个半导体表面上是均匀的。形成叠置栅电极图形20-24(单元阵列区)和27和29(外围区)。用淀积掺杂的多晶硅层23a、24a、27a和29a、硅化物层23b、24b、27b和29b如WSix、TiSix、和MoSix,硬掩模层23c、24c、27c和29c如Si3N4、HTO(高温氧化物),PE-CVD(等离子体增强化学汽相淀积)氧化物,和抗反射层的工艺顺序形成栅图形,然后用光腐蚀工艺构图成所希望的结构。硬掩模用作腐蚀掩模和离子注入掩模。单元阵列区的栅图形20-24具有约为0.2微米或小于0.2微米的栅长度(“L1”)。外围区的栅图形27和29具有是单元阵列区的一倍半大的栅长度,例如0.2微米到3.0微米,最好它们大部分为0.2微米到1.0微米。
用于栅构图的该各向异性干法腐蚀会引起衬底损伤和在栅图形底部边缘的栅氧化物侵蚀。为修补衬底和栅氧化物层的损伤,进行栅多氧化工艺以在栅图形的侧边上和栅图形的半导体衬底外边的表面上形成第二氧化物层(未示出)。此时,在栅图形的底部边缘中发生鸟嘴现象,从而第二氧化物层生长得较厚。由于较厚的氧化物层而使电场集中在栅图形的底部边缘,由此防止栅氧化物的退化。
图6A-6D分别表示在形成栅间隔层和然后进行氧化作用的图5A-5D所示之后的工艺步骤。参照图6A-6D,氧化物间隔层30常规地形成在栅图形20-24、27和29的侧边上的第一氧化物层上。该氧化物间隔层30用作后来的湿氧化中的氧化阻挡层和用于离子注入的自对准掩模的双重目的。
接下来,进行临界湿氧化以在约750℃到850℃温度下形成第三氧化物层(未示出)。由于该湿氧化作用,有效栅氧化物厚度不同地根据有源尺寸(有源宽度)生长,由此在一个芯片中形成不同栅氧化物层。
该湿氧化容许根据有源宽度的尺寸生长不同的氧化物层。氧化物层较厚地生长在单元阵列区中,而在外围区中生长得非常薄。这是因为在湿氧化过程中,来自厚场氧化物层(有源宽度方向)的氧化剂扩散率对氧化工艺影响较大,而来自栅氧化物层(栅长度方向)的氧化剂扩散率在单元阵列区和外围区中可以忽略不记。换言之,来自栅长度方向的氧化剂对具有小有源面积的单元区中的氧化影响较大,而几乎不影响具有大有源面积的外围区中的氧化。因而,由于其窄的有源宽度而使单元阵列区中的氧化物层较厚地生长在有源宽度和栅长度方向中。另一方面,由于其宽的有源宽度而使氧化物层非常薄地生长在外围区中。因此,在一个芯片中形成不同的栅氧化物层。
仍然参照图6A-6D,设置了指向栅氧化物层的某一点的五个箭头(序列号1-5)。在沿着单元阵列区的有源长度方向截取的图6A中,由箭头1-5指示的栅氧化物层的厚度分别为107、103、100、103、和107。在沿着单元阵列区的有源宽度方向截取的图6B中,由箭头1-5指示的栅氧化物层的厚度分别为110、105、100、105、和110。在图6A和6B中,每个箭头与下一个箭头之间的距离为100。图6A和6B所示的单元阵列区中的所得到的栅氧化物层与湿氧化之前相比生长得较厚。
在沿着外围区的有源宽度方向截取的图6C中,由箭头1-5指示的栅氧化物层的厚度分别为67、67 、67、75 、和107。在沿着外围区的有源宽度方向截取的图6D中,由箭头1-5指示的栅氧化物层的厚度分别为60、60、60、60、和77。在图6C和6D中,每个箭头与下一个箭头之间的距离分别为1000和5000。在外围区中,在栅电极的底部边缘氧化物层生长得较厚,而在除了底部边缘以外的其它部分氧化物层的厚度基本上与湿氧化之前的氧化物层的厚度相同。
为了更好地理解本发明提供图7,其表示使用T-SUPREM4和MEDICI(procell&device simulator)在固定栅图形尺寸(0.2微米)条件下有效栅氧化物的厚度变化和有源宽度之间的关系。这种模拟方法的进行条件是栅图形尺寸固定为0.2微米,湿氧化作用在约780℃的温度下、在10公升的H2O气氛中在具有60氧化物层的裸晶片上进行25分钟。
如所示,如果有源宽度大于0.25微米,由于小的栅图形尺寸而使厚度变化为约7。如果有源宽度在0.25微米和0.1微米之间的范围内,则由于鸟嘴现象而使氧化物厚度显著增加。如果有源宽度小于0.1微米,鸟嘴现象严重到会引起鸟嘴穿通(氧化剂穿通)现象。氧化物层的厚度从开始的60增加到115。这种鸟嘴穿通(氧化剂穿通)区域可以根据湿氧化条件来调节(即可以移动到所希望的区域)。
下面的等式(氧化机理)用于解释鸟嘴穿通(氧化剂穿通)现象。这里,应该注意硅表面具有下凹形状(concave contour)。
在硅-氧化硅界面的应力(σx)由下式给出:
σx=ηξ(1/a2-1/b2)----[等式1]
其中η是氧化物粘度,ξ是由界面处氧化物生长率确定的速度常数,a和b分别表示在上表面和下表面(面对硅衬底)测量的氧化物层的曲率半径。
氧化物体静压(P)如下给出:
P=±2ηξ(1/b2)----[等式2]
扩散率常数(D)用应力给出如下:
D=D*0exp(-P*V0/kT)----[等式3]
其中P是体氧化物应力
溶度(C*)表示如下:
C=C*0exp(-P*Vs/kT)----[等式4]
表面反应率(ks)表示如下:
ks=k0exp[{-σx(Ωsio2-Ωsi)}/kT]----[等式5]
其中Ωsio2是分子体积,Ωsi是原子体积。
由于沿着栅长度方向在栅图形下面形成60氧化物层,所以由氧化工艺过程中的体积膨胀而产生应力,这种应力使氧化剂扩散率大大减小。因此氧化物厚度的增加较小。另一方面,沿着有源宽度在栅图形下面形成厚的场氧化物层,在氧化工艺过程中由于体积膨胀引起的氧化剂扩散率的减小非常小。因此,栅氧化物层沿着有源宽度方向较厚地生长。
应该注意,本发明在形成绝缘间隔层之后进行湿氧化,以便增强在氧化过程中有源宽度对氧化物生长的影响。就是说,绝缘间隔层起氧化路径阻塞作用。
最好选择湿氧化为氧化气氛,因为湿氧化具有高的溶度(是干氧化的600倍以上),水(H2O)与Si-O反应,形成会击穿SiO2的羟基组,由此减小其粘度。这减小了上述体氧化物应力并由此增加了氧化率。
前面已经参照其优选实施例特别表示和介绍了本发明,但本领域技术人员应该理解,在不脱离本发明的精神和范围的情况下可以在形式上和细节上做各种修改。