水平同步电路 本发明涉及水平同步电路，更具体地说，涉及用于处理例如用盒式录像机(VCR)重放的视频信号的水平同步电路，它通过PLL方案把电压控制振荡器(VCO)振荡频率信号锁定为水平同步信号。
在图6所示的这类传统的水平同步电路1中，同步分离电路2输出水平同步(sync)信号给水平AFC电路3，使得水平AFC电路3向振荡器(VCO)4提供控制电压。VCO 4根据控制电压以水平同步信号频率fH的32倍的频率振荡。VCO 4的振荡频率信号被送到水平脉冲分频电路5和水平输出电路6。在水平脉冲分频电路5中，VCO 4的输出被分频成1/32，使得分频后的信号被送到水平AFC电路3。水平AFC电路3把来自同步分离电路2的水平同步信号与分频后的信号之间的相位进行比较，并根据比较结果，决定对VCO 4的控制电压。结果，VCO 4的振荡频率信号被锁定为水平同步信号。水平输出电路6放大VCO 4的振荡频率信号，并根据被放大后的信号来控制水平偏转轭7。
在先有技术中，水平AFC电路3包括一个时间常数设置得高(hightly set time constant)的低通滤波器(LPF)。结果，在VCR头交换期间(在各场之间的交换期间)，如果水平同步信号中发生偏差，则振荡频率的偏移在垂直消隐周期内将不会收敛，从而在有效区域起始时间点处(在屏幕的上部区域)产生弯曲。另一方面，如果LPF时间常数设置得低，则由于同步分离电路2的输出中所包含地噪声，在来自水平AFC电路3的控制电压中出现干扰。这会造成对屏幕图像的干扰。
因此本发明的主要目的是提供一种能在有效区域内稳定水平同步的水平同步电路。
根据本发明的水平同步电路用来通过锁相环(PLL)把振荡频率信号锁定为水平同步信号，它包括：用于探测垂直消隐周期和输出第一探测信号的第一探测装置；用于探测水平同步信号消失和输出第二探测信号的第二探测装置；和用于根据第一探测信号和第二探测信号来调节PLL增益的调节装置。
水平同步电路通过PLL把振荡频率信号锁定为水平同步信号。第一探测装置探测垂直消隐周期和输出第一探测信号，而第二探测装置探测水平同步信号消失。调节装置根据第一探测信号和第二探测信号来调节PLL的增益。
在本发明的一个方面，产生装置与水平同步信号同步地产生门信号，而第一门装置对门信号作出响应，把门信号加到水平同步信号上。第二探测装置根据第一门装置的输出来探测水平同步信号的消失。
在本发明的一个实施例中，第一门装置包括第一反相器和第一与装置。第一反相器把水平同步信号反相，而第一与装置对第一反相器的输出和门信号进行“与”操作。
在本发明的另一个方面，第二探测装置包括平滑装置和比较装置。平滑装置使第一门装置的输出平滑，而比较装置把平滑装置的输出与参考电压进行比较，并输出第二探测信号。
在本发明的再另一个实施例中，比较装置包括比较器和第二反相器。比较器在其输出大于参考电压时把平滑装置的输出提高，而第二反相器把比较器的输出反相。
在本发明的再另一个实施例中，调节装置包括第二门装置。第二门装置对第一探测信号作出响应，把门信号加到第二探测信号上。并输出增益调节信号。
在本发明的再另一个实施例中，第二门装置是第二与装置，其中，第二与装置对第一和第二探测信号进行“与”操作。
在本发明的再另一个实施例中，调节装置在不输出第二探测信号时，把PLL的增益设置为快速值(speedy value)，并在输出第二探测信号时把PLL的增益提高到大于所述稳定值。
根据本发明，因为在垂直消隐周期内调节PLL的灵敏度，所以在所述有效区域内将水平同步稳定化。
当结合附图，阅读本发明的下述详细描述，将更明白本发明的上述目的和其他目的、特征、各方面以及优点。
图1是显示本发明的一个实施例的原理图；
图2是显示图1的实施例中所示的水平AFC电路的原理图；
图3是显示图1的实施例中所示的水平脉冲分频电路和输出波形的说明图；
图4是显示图1的实施例中所示的行计数器和输出波形的说明图；
图5是显示与视频信号对应的各种电路的输出电压波形的说明图；
图6是显示传统的水平同步电路的原理图。
参考图1，本实施例的水平同步电路10包括同步分离电路12。同步分离电路12与输入端14相连。来自图中没示出的盒式磁带录像机(VCR)的重放信号(合成视频信号)或广播视频信号(合成视频信号)被输入到输入端14。合成视频信号被同步分离器12分离出垂直同步信号(V-SEP)和水平同步信号(H-SEP)。水平同步信号被送到水平AFC电路16并通过“非”(NOT)电路(反相器)17送到“与”(AND)电路18的一个输入端。在水平AFC电路16中，产生用来控制振荡电路(VCO)20的控制电压。来自水平AFC电路16的控制电压被送到VCO20。VCO 20以水平同步信号的频率fH的32倍的频率(32fH)振荡。VCO20的振荡频率受所述控制电压的控制。
VCO 20向水平脉冲分频电路22和水平输出电路24送出振荡频率信号(输出信号)。在水平脉冲分频电路22中VCO 20的输出信号被分频为1/N(N是2的阶乘积)。水平脉冲分频电路22产生一个把VCO 20的输出信号分频为1/32后的信号(分频信号)。顺便提一下，分频信号有fH的频率。还有，在水平脉冲分频电路22中与水平同步信号同步把产生一个作为门信号的水平门脉冲(H-sync GATE)。分频信号和水平门脉冲(H-sync GATE)被从水平脉冲分频电路22送到水平AFC电路16。还有，分频信号还被送到行计数器26，而水平门脉冲被送到AND电路18的另一个输入端。水平输出电路24把VCO 20的输出信号的功率放大，并把放大后的输出信号送到水平偏转轭28。
AND电路18具有一个要送到低通滤波器(LPF)30和32的输出信号。LPF30的时间常数τ1的数值不同于LPF32的时间常数τ2。时间常数τ1被设置为接近于一个垂直周期的值，使得即使在垂直周期内部分失去水平同步信号，LPF30仍能保持代表同步态的输出态。同时，时间常数τ2被设置成小于时间常数τ1的值，使得即使水平同步信号失去一行，LPF32也呈现为表示非同步态的输出态。即，把LPF32设置成比LPF30更灵敏。
LPF30的输出电压被送到比较器34的正输入端。把一个恒定的电压Vrl加到比较器34的负输入端。比较器34比较这两个输入电压，以便向AND电路38的一个输入端提供高电平或低电平信号。还有，LPF32的输出信号被送到比较器36正输入端。把一个恒定的电压Vr2加到比较器36的负输入端。比较器36比较这两个输入电压，以便通过NOT电路37向AND电路38的一个输入端提供高电平或低电平信号。此外，向AND电路38的输入端输入一个来自行计数器26的垂直消隐脉冲。AND电路38对各输入信号进行“与”操作，从而输出高电平或低电平信号(升增益控制信号)。如果向水平AFC电路16提供高电平升增益控制信号，则由水平AFC电路16，VCO 20和水平脉冲分频电路22组成的PLL(锁相环)的环路增益增大。另一方面，如果向AFC电路16提供低电平升增益控制信号，则PLL的环路增益减小。
如图2所示，水平AFC电路16有输入端40、42、44和46。输入端40连接到晶体管T1的基极与晶体管T2的基极之间的连接点。晶体管T1的发射极连接到晶体管T3发射极和晶体管T4的集电极。晶体管T4的基极连接到输入端42。晶体管T3的基极连接到晶体管T5基极，而晶体管T3和T5的连接点连接到恒压源V1。晶体管T3的集电极连接到晶体管T2的集电极和晶体管T6的集电极。
晶体管T6的集电极连接到晶体管T6的基极和晶体管T7的基极。晶体管T6的发射极连接到晶体管T7的发射极和恒压源V4。晶体管T7的集电极连接到晶体管T5的集电极。晶体管T2的发射极连接到晶体管T5的发射极和晶体管T8的集电极。晶体管T8的基极连接到恒压源V2。晶体管T8的发射极连接到晶体管T4的发射极和晶体管T9的集电极。晶体管T9的基极连接到电阻R1的一端，而晶体管T9和电阻R1有一个连接点，电阻R2的一端与该点连接。
电阻R1的另一端连接到恒压源V3，而电阻R2的另一端连接到输入端46。晶体管T9的发射极通过电阻R3连接到晶体管T10的集电极。晶体管T10的发射极接地。晶体管T10的基极通过电阻R4连接到输入端44。晶体管T1的集电极连接到输出端48，而晶体管T1和输出端48有一连接点，该点与电阻RL的一端相连。电阻RL的另一端通过电解电容CL接地。即，电阻RL，电解电容CL和地串联连接，从而形成LPF50。
来自同步分离电路12的水平同步信号被输入到输入端40，同时，分频信号被输入到输入端42。还有，来自水平脉冲分频电路22的水平门信号被输入到输入端44，同时，来自AND电路38的升增益控制信号被输入到输入端46。
所述水平AFC电路16是分频信号与水平同步信号的乘法器。当水平门脉冲变为高电平时，晶体管T10导通，并且作为恒流源的晶体管T9也导通。这时，由LPF50产生的控制电压通过输出端50被提供给VCO 20。另一方面，当水平门脉冲变为低电平时，晶体管T10截止。即，没有向VCO 20提供控制电压。这样，只有当水平门脉冲为高电平时，才激励水平AFC电路16产生控制电压。
同时，当升增益控制信号变为高电平时，晶体管T9的基极电压上升到高于恒压源V3的电压值，使得电流比平常流过晶体管T9的大。因此，乘法器的灵敏度提高。即，由水平AFC电路16，VCO16和水平脉冲分频电路22形成的PLL具有增大的环路增益。在另一方面，当升增益控制信号变为低电平时，恒压源V3就加到晶体管T9的基极。因此，PLL的环路增益回复到稳定值。如图3所示，水平脉冲分频电路22包括一个输入端60。输入端60连接到DQ-Flip-Flop(DQ-FF)62的时钟端(CLK)。DQ-FF62的Q端连接到DQ-FF64时钟端和AND电路74的输入端。DQ-FF62的Q/端(/表示颠倒)连接到DQ-FF62的D端和AND电路72的输入端。
DQ-FF64的Q端连接到DQ-FF66时钟端和AND电路72和74的输入端。DQ-FF64的Q/端连接到DQ-FF64的D端。DQ-FF66的Q端连接到DQ-FF68时钟端和AND电路72的输入端。DQ-FF66的D端连接到AND电路74的输入端。DQ-FF68的Q端连接到DQ-FF70的时钟端和AND电路72的输入端。DQ-FF68的D端连接到AND电路74的输入端。
DQ-FF70的Q端连接到AND电路72的输入端和输出端82。DQ-FF70的Q/端连接到DQ-FF70的D端和AND电路74的输入端。DQ-FF62-70的各个清零端接地。输入端60连接到AND电路72的输入端并且通过NOT电路76连接到AND电路74的输入端。AND电路72的输出端连接到DQ-FF78的D端，同时，AND电路74的输出端连接到DQ-FF78的复位(R)端。DQ-FF78的Q端连接到输出端80。
在水平脉冲分频电路22中，VCO 20的输出信号(32fH)被输入到输入端60，并被送到DQ-FF62的时钟端。在DQ-FF62的Q端输出VCO 20的输出信号被分频为1/2的信号。与此相似，VCO 20的输出信号被DQ-FF64-70分频为1/N。这样，在DQ-FF70的Q端通过输出端82输出一种输出信号，即VCO 20输出信号被分频为1/32的信号。
同时，当VCO 20的输出信号(32fH)是高电平(H)时，AND电路72的输出信号是高电平，DQ-FF62的Q端的输出信号是低电平(L)，DQ-FF64的Q端的输出信号是H，DQ-FF66的Q端的输出信号是H，DQ-FF68的Q端的输出信号是H以及DQ-FF70的Q端的输出信号是H。AND电路72的输出信号被锁存在DQ-FF78中，该DQ-FF78通过输出端80输出高电平输出信号(水平门脉冲信号)。当输出信号(32fH)和DQ-FF62-70的输出信号是(H、H、L、L、L、L)时，AND74的输出信号变成H，以便将DQ-FF78复位。即水平门脉冲变为低电平。因此，如图3(B)所示，在VCO 20的输出信号的计数30处，水平门脉冲上升，而在计数34处水平门脉冲降落。
下面作更详细的解释，在水平AFC电路16中，只在水平门脉冲高电平周期(大约6μs)内对分频信号和水平同步信号的相位作比较，根据比较结果输出控制VCO 20的控制电压。该控制电压由设置在水平AFC电路16中的LPF50产生。在此，设置在LPF50中的电解电容CL根据分频信号的上升和下降而在充电和放电之间切换。即，如图3(B)所示，当分频信号为高电平时，电解电容CL被充电，而当分频信号为低电平时被放电。因此，控制信号的值随分频信号的相位而改变。当分频信号被水平同步信号锁定时，充电和放电的周期彼此相等。这使控制电压稳定化。
如图4所示，行计数器26包括输入端90和92。输入端90连接到SR-FF104的S端。输入端92连接到DQ-FF94的时钟端和AND电路102的一个输入端。DQ-FF94的Q/端连接到DQ-FF94的D端。DQ-FF94的Q端连接到DQ-FF96的时钟端和AND电路102的一个输入端。DQ-FF96的Q/端连接到DQ-FF96的D端。DQ-FF96的Q端连接到DQ-FF98的时钟端和AND电路102的一个输入端。
DQ-FF98的Q/端连接到DQ-FF98的D端。DQ-FF98的Q端连接到DQ-FF100的时钟端和AND电路102的一个输入端。DQ-FF100的Q/端连接到DQ-FF100的D端。DQ-FF100的Q端连接到AND电路102的一个输入端。DQ-FF94-100的各个清零端接地。AND电路102的输出端连接到SR-FF104的R端。SR-FF104的Q端连接到输出端106。
在行计数器26中，来自同步分离电路12的垂直同步信号(V-SEP)在输入端90输入，并被送到SR-FF104的S端。如图4(B)所示，当垂直同步信号变为高电平时，高电平的垂直同步信号被SR-FF104锁存，因此高电平输出信号(垂直消隐脉冲)通过SR-FF104的Q端被输出到输出端106。同时，分频信号在输入端输入，并被送到DQ-FF96的时钟端。在DQ-FF94中，分频信号被按1/2分频，而该1/2分频信号通过Q端输出。在DQ-FF94Q端的输出信号被加到AND电路102的一个输入端和DQ-FF96的时钟端。与此相似，在DQ-FF96-100，分频信号被分别分频为1/4、1/8和1/16，并通过Q端输出。当输出信号FH和通过DQ-FF94-100的Q端的输出信号是高电平时，AND电路102输出高电平信号来使SR-FF104复位。因此，如图4(B)所示，使得垂直消隐脉冲为低电平。即，只有在垂直消隐周期期间，垂直消隐脉冲才会成为高电平。顺便提一下，虽然垂直消隐脉冲是水平同步信号的1/256(分频信号)，但因为要求许多DQ-FF，所以采用分成1/256的整数倍的方法类似地操作。
在图1，当来自VCR的重放信号(合成视频信号)被输入到输入端14，水平门脉冲、NOT电路17的输出、AND电路18的输出、LPF32的输出电压和NOT电路37的输出(升增益控制信号)的波形变化如图5所示。因为把LPF30的时间常数τ1设置得大，所以即使在VCR头转换(在各场之间转换)期间，LPF30的输出电压也不变化。即，输出恒定的电压值。因此，比较器34的输出电压没有变化。可是，因为把LPF32的时间常数τ2设置得小，所以如果因为头转换而失去水平同步信号，即在通过水平门脉冲施加选通的周期内如果NOT电路17的输出变成低电平，则LPF32的输出电压降低到低于OV(变成低电平)。这时，NOT电路37的输出电压变成高电平，并且高电平信号被从AND电路38输出。即，输出的是高电平升增益控制信号。因此，从水平AFC电路输出的控制电压在短时间内收敛，这样就防止了由头转换造成的屏幕上部的畸变。
同时，在弱电场的视频信号输入到输入端14的情况下，水平同步信号是低电平的，这可能导致认定失去了水平同步信号。因此，如果LPF32的输出电压如上所述的那样变成低电平，则升增益控制信号变成高电平。因此，虽然来自水平AFC电路16的控制电压根据LPF32的输出电压而变化，但是，只有在垂直消隐周期期间控制电压才会变化。这样，就没有引起屏幕图像强烈翻滚的情况的可能。
此外，在输入端14没有视频信号的情况下，LPF30的输出电压总是低电平，因此，比较器34的输出电压也是低电平。结果，从AND电路38输出低电平升增益控制信号。顺便提一下，没有视频信号的情况包括在广播信号中没有视频信号的情况和到VCR的连接电缆没有连接到输入端14的情况。还有，设置LPF30和比较器34，使得在没有视频信号的情况不会引起误动作。在没有视频信号时广播信号中没有噪声的情况下，LPF32的输出电压变为低电平，比较器36的输出电压也变为低电平。这时，升增益控制电压总是处在低电平，这样就输出具有恒定电压的控制电压。在另一方面，在广播信号中有噪声的情况下，由于噪声的影响而干扰控制电压。可是，因为在屏幕所显示的所谓沙暴，而不会成问题。
根据本实施例，只有在垂直消隐周期才会提高水平AFC电路16的增益。因此，在垂直消隐周期内稳定了相位同步，因此在屏幕的上部区域没有发生偏移。结果，在有效区域内能稳定水平同步。还有，在输入具有弱电场的视频信号的情况下，在屏幕图像上将不会出现翻滚加快的现象。
顺便提一下，在本实施例中，如果升增益控制信号变为高电平，就提高了水平AFC电路16的电路增益，从而提高了PLL的环路增益。但是，可以使用电阻RL和/或可变电容的电解电容CL来降低LPF50的时间常数，并且通过改变电阻RL或电解电容CL的大小(capacitance)来提高PLL的环路增益。
虽然已经详细地描述和举例说明了本发明，但是应该清楚地理解到，以上的描述和说明只是用于说明而不是作为限制，本发明的精神和范围只受限于所附的权利书的各项权利要求。