制造半导体器件的方法及其半导体器件 【技术领域】
本发明一般涉及电子领域，特别涉及制造半导体器件的方法及其半导体器件。
背景技术
异质结构绝缘栅极场效应晶体管(HIGFET)是本领域所公知的，并且用于各种应用领域，包括互补数字电路和增强模式功率放大器电路。一些现有的HIGFET通过在异质结构基片上形成3纳米的砷化镓覆盖层而形成。该异质结构基片包括在砷化铟镓沟道层上的砷化铝镓阻挡层，该砷化铟镓沟道层位于掺杂的半导体层上。现有技术的HIGFET的一个问题是在输出电流中的较大可变性。
相应地，需要一种制造半导体器件的方法及其半导体器件，其具有在直流(DC)和射频(RF)输出电流上的较低可变性，并且具有其它用于数字和模拟电路应用的改进的电性能。
附图简述
从下文结合附图的详细描述中，本发明将变得更加清楚，其中：
图1、2、3和4示出在根据本发明的一个实施例的制造处理的不同步骤过程中地半导体器件的截面示图；
图5示出根据本发明一个实施例制造图1、2、3和4中所示的半导体器件的方法的流程图；
图6、7和8示出在根据本发明的另一个制造处理的不同步骤过程中的另一个半导体器件的截面示图；以及
图9示出根据本发明一个实施例制造图6、7和8中所示的半导体的方法的流程图。
为了简单和清楚地说明，附图示出构造的一般方法，并且公知特征和技术的描述和细节被省略，以避免不必要地混淆本发明。另外，在附图中的元件不一定按照比例示出，并且在不同图中相同的参考标号表示相同的部件。
另外，在说明书和权利要求书中的术语“第一、第二、第三等等”用于区分类似的元件，而不一定描述位置或时间次序。应当知道该术语在特定的环境下也可交换使用。另外，在说明书和权利要求书中的术语“之上、之下等等”用于描述的目的而不一定表示相对位置。应当知道在特定的环境下该术语也可以交换使用。另外应当知道在此所述的实施例可以被在除了此处所述和示出的方向之外的其它方向中制造或操作。
【具体实施方式】
图1、2、3和4示出在制造处理的不同步骤过程中半导体器件100的截面示图。在图1中，基片110具有一个表面119。在优选实施例中，基片110是一个增量掺杂的异质外延型半导体结构。作为一个例子，基片110可以包括由半导体绝缘的砷化镓所制成的一个支承层111。基片110可以进一步包括覆盖支承层111的缓冲层112、覆盖缓冲层112的掺杂层115、覆盖掺杂层115的衬垫层116、覆盖衬垫层116的沟道层117、以及覆盖沟道层117的阻挡层118。
缓冲层112可以包括单层或多层，并且可以具有大约100至300纳米的厚度。缓冲层112可以由砷化镓和/或砷化铝镓所构成。在该优选实施例中，缓冲层112基本上包含未掺杂的砷化镓，并且位于支承层111上。如在此所用，术语“未掺杂”被定义为约小于1×1015个原子每立方厘米的掺杂水平或浓度。
掺杂层115可以是一个增量掺杂(delta-doped)或非增量掺杂的层面。作为一个例子，掺杂层115可以包括用掺杂剂增量掺杂的砷化镓，例如，硅掺杂浓度大约为1×1011至5×1012个原子每立方厘米。在每个实施例中，掺杂层115基本上包括砷化镓和硅，并且位于缓冲层112上。
衬垫层116可以具有大约2至4纳米的厚度。衬垫层116可以由砷化镓所构成。在该优选实施例中，衬垫层116基本上包括未掺杂的砷化镓，并且位于掺杂层115上。
沟道层117可以具有大约10至20纳米的厚度。沟道层117可以包括砷化铟镓或者另一种半导体。在该优选实施例中，沟道层117位于衬垫层116上，并且基本上包括具有大约百分之15至20的铟的克分子分数(mole fraction)的砷化铟镓。
阻挡层118可以具有大约15至35纳米的厚度。阻挡层118可以包括砷化铝镓。在该优选实施例中，阻挡层118基本上包括具有大约75％的高铝克分子分数的砷化铝镓。阻挡层118的上表面形成用于基片110的表面119，并且位于沟道层117上。
接着，层面120被提供于基片110的表面119上。层面120可以包括砷化镓。可以用于层面120的另一种等效材料包括氮化铟镓、磷化铟镓、以及磷化铟镓铝。对该优选实施例中，层面120基本上包括未掺杂的砷化镓。作为一个例子，层面120可以具有大约3至12纳米的厚度。在该优选实施例中，层面120具有大约6至9纳米的厚度。并且，在该优选实施例中，层面120位于基片110的表面119上。
接着，栅接头210形成在层面120上。在该优选实施例中，栅接头210位于层面120上。如图1中所示，栅接头210覆盖层面120的第一部分，并且不覆盖层面120的第二部分。
作为一个例子，栅接头210可以使用如下工艺来形成。首先，金属层形成在层面120上。作为一个例子，金属层可以具有大约300至500纳米的厚度，并且基本上包括氮化钛钨、钛钨、钛或钨。接着，在金属层上形成一个蚀刻掩膜。作为一个例子，该蚀刻掩膜可以包括光刻胶。该金属层可以使用干法蚀刻处理来蚀刻，然后可以除去该蚀刻掩膜。金属层的蚀刻和构图在层面120的第一部分上以及在基片110的表面119的第一部分上形成栅接头210。金属层的蚀刻或构图还暴露中层面120的第二部分。
转到图2，基片110用简化的形式示出，并且没有示出图1中所示的多个层面。如图2中所示，层面120的第二部分被除去。作为一个例子，层面120的第二部分被使用由柠檬酸一水化物、过氧化氢和水所构成的湿蚀剂而除去。在形成栅接头210之后除去层面120的第二部分暴露出基片110的表面119的第二部分。该除去处理使层面120的第一部分被保持在栅接头210的下方。另外，层面120的第一部分最好被保持为未掺杂状态。
然后，电绝缘层220被形成在栅接头210、层面120和基片110的表面119上。在该优选实施例中，层面220被形成在栅接头210和基片110的表面119上。层面220可以包括例如氧化硅、氮化硅或氮氧化硅这样的绝缘材料。在该优选实施例中，层面220包括通过使用高频化学汽相淀积处理而淀积的氮化硅。作为一个例子，层面220可以具有大约20至60纳米的厚度。
接着，在除去层面120的第二部分之后，微量掺杂的源区231和微量掺杂的漏区232可以形成在基片110中。作为一个例子，区域231和232可以通过层面220注入到基片110的表面119中。另外，区域231和232可以由光刻胶所构成的注入掩膜所确定，或者可以使用作为注入掩膜的层面120的剩余部分来确定。在该优选实施例中，区域231和232具有n型导电性，并且从基片110的表面119延伸到基片110的缓冲层112(图1)，但是没有延伸到基片110的支承层111(图1)。
然后，转到图3，在除去层面120的第二部分之后，源区311和漏区312可以形成在基片110中。作为一个例子，区域311和312可以通过层面220注入到基片110的表面119中，并且可以由光刻胶所构成的注入掩膜来确定。类似于微量掺杂的源区和漏区231和232，源区和漏区311和312最好从基片110的表面119延伸到基片110的缓冲层112(图1)，但是最好不延伸到基片110的支承层111(图1)。
接着，在除去层面120的第二部分之后，衬垫340可以形成为与栅接头210相邻。衬垫340可以包括单层，但是，最后包括多层。作为多层衬垫的一个例子，第一电绝缘层320可以形成在层面220上，然后第二电绝缘层330可以形成在层面320上。层面320和330可以由不同介质材料所构成。在该优选实施例中，层面320包括氮化铝，并且层面330包括四乙基原硅酸盐(TEOS)，其由氧化硅所形成。作为一个例子，层面320可以具有大约20至40纳米的厚度，并且层面330可以具有大约300至400纳米的厚度。接着层面330可以被通过干蚀剂进行各向异性蚀刻，然后层面320可以用湿蚀剂进行各向同性蚀刻。
然后，在基片110中的区域231、232、311和312被退火。在该优选实施例中，该退火步骤发生在除去层面120的第二部分之后，并且还发生在形成层面220之后。退火处理激活在区域231、232、311和312中的掺杂剂，并且该退火处理还增加层面220的密度，以保护基片110。
然后，电绝缘区域350被形成在基片110中。作为一个例子，区域350可以通过层面220注入到基片110的表面119中，并且可以由光刻胶所构成的注入蚀刻掩膜来确定。在该优选实施例中，区域350从基片110的表面119延伸到基片110的支承层111(图1)。
参见图4，电绝缘层410形成在衬垫340和层面220上。作为一个例子，层面410可以包括绝缘材料。在该优选实施例中，层面410包括二氧化硅，并且具有大约100至400纳米的厚度。
接着，源极接触通孔421和漏极接触通孔422形成在层面410、层面220和基片110中。在该优选实施例中，通孔421和422延伸到基片110的层面118、117、116、115和112(图1)，但是最好不延伸到基片110的层面111(图1)。
接着，源极接头431和漏极接头432被分别形成在源极接触通孔421和漏极接触通孔422中，并且分别形成在源区311和漏区312上。源极和漏极接头431和432为电阻接头。在该优选实施例中，接头431和432由镍、锗和金所构成，并且使用剥离处理而被构图。在该剥离处理确定接头431和432之后，高温步骤对接头431和432进行退火。随后的制造步骤形成至少一个与接头431和432电连接的互联层，并且还连接到栅接头210。
图5示出制造图1、2、3和4中所示的半导体器件100的方法500的流程图。在图5中的方法500的步骤510中，提供具有一个表面的基片。接着，在方法500中的步骤520，由未掺杂的砷化镓所构成的层面被提供在该基片的表面上。在步骤530，栅接头形成在层面的第一部分上，以及在步骤540，该层面的第二部分被随后除去，以暴露出该基片的一部分表面。然后，在步骤550，电绝缘层被形成在栅接头和基片上，以及在步骤560，源区和漏区被形成在该基片中。然后，在步骤570，衬垫被形成为与栅接头相邻，以及在步骤580中，源区和漏区被退火。接着，在方法500的步骤590，源极和漏极接头被形成在源区和漏区上。
使用图1、2、3、4和5所述的方法制造的半导体器件的电测试具有出许多改进。例如，在该半导体器件的沟道表面电阻的标准偏差被大大地减小，并且该半导体器件的输出电流的标准偏差也被大大地减小。另外，该半导体器件具有较低的栅极泄漏电流。另外，用于这些半导体器件的导通电压较高，则允许输入和输出较大的直流和射频功率电平。通过增加在该基片中的增量掺杂浓度，这些半导体器件的直流和射频输出电流以及直流和射频功率也被增加。在输出电流中的增加可以通过调节微量掺杂的源区和漏区的注入截面以及该源区和漏区，并且保持击穿电压而实现。
图6、7和8示出在另一个制造处理的不同步骤过程中的半导体器件600的截面示图。器件600是图1、2、3和4中的器件100的一个不同的实施例。如图6中所示，器件600包括基片110、层面120和棚接头210。但是，在形成栅接头210之后，层面120的第二部分不被蚀刻或除去。而是，在除去层面120的第二部分之前，层面220形成在栅接头210和层面120的上方。另外，在除去层面120的第二部分之前，微量掺杂的源区和漏区231和232以及源区和漏区311和312被形成在基片110中。然后在除去层面120的第二部分之前，衬垫340被形成为与栅接头210相邻。
在基片110中形成区域231、232、311和312之后以及在形成衬垫340之后，除去层面120的第二部分。该除去处理首先涉及除去层面220的重叠部分，然后除去层面120的第二部分。如图7中所示，在除去层面120的第二部分之后，层面120的第一部分保持在栅接头210的下方，以及在除去层面120的第二部分之后，层面120的第三部分保留在衬垫340的下方。
然后，电绝缘层710形成在衬垫340、栅接头210以及层面120的剩余部分的上方。作为一个例子，层面710类似于层面220，但是层面710最好具有比层面220更大的厚度。接着，区域231、232、311和312被退火。该退火处理还增加层面710的密度。接着，在基片110中形成电绝缘区域350。
转到图8，电绝缘层410被淀积，并且还形成源极和漏极接触通孔421和422。接着，在通孔421和422中形成源极和漏极接头431和432，并且接头431和432被退火。
图9示出图6、7和8中所示的制造半导体器件600的方法900的流程图。在图9中的方法900的步骤910，提供具有一个表面的基片。在方法900的步骤920，在基片的表面上提供半绝缘的砷化镓所构成的层面。在步骤930，在层面的第一部分上形成栅接头。接着，在步骤940，在基片中形成源区和漏区，以及在步骤950，形成与栅接头相邻的衬垫。然后，在步骤960，除去该层面第二部分。接着，在步骤970，电绝缘层形成在栅接头和基片之上，以及在步骤980，源区和漏区被退火。然后，在方法900的步骤990，源极和漏极接头形成在源区和漏区之上。
因此，提供一种制造半导体器件的方法及其半导体器件，以克服现有技术的缺点。该半导体器件具有改进的电性能，包括大大减小表面电阻、直流和射频输出电流以及击穿电压的变化。另外，该半导体器件可以具有较高的导通电压和较低的栅极击穿电流。该半导体器件另外具有容易控制的正阈值电压，其非常适用于数字和模拟电路应用中。
尽管本发明已经参照具体的实施例而描述，但是本领域的技术人员应当知道可以作出各种改变和变化而不脱离本发明的精神或范围。例如，在此给出的各种具体细节，例如化学浓度、材料成份和层面厚度被提供以便于对本发明的理解，而不是对本发明的范围的限制。相应地，本发明的实施例用于说明本发明的范围而不是用于限制。本发明的范围仅仅由所附权利要求来限定。