包含铁电电容器的半导体器件及其制造方法 【技术领域】
本发明一般地涉及一种半导体器件，以及一种制造半导体器件的方法，特别涉及一种包括使用铁电电容器的存储器单元阵列的铁电存储器，以及一种制造该铁电电容器的方法。背景技术
随着半导体存储器器件的容量和组装密度的增加，存储电容器占据了这些器件的存储器单元所需的总区域中的大部分区域。为了减小存储器单元电容器的大小，并提高整个存储器单元器件的组装密度，制造中优选一种高密度的单个晶体管、单个电容(“1T/1C”)的电路。这种电路通常称作动态随机存取存储器(DRAM)器件。这些电路需要刷新的机制，以经常地恢复每个存储器单元中存储的电荷。因此，这些电路是易失的，即当电源切断时会出现存储器丢失，从而使刷新电路不能工作。
非易失的存储器可以有几种形式。常规的电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、以及高速EPROM器件以存储器单元的电介质的捕获地(trap)电荷的形式来存储电荷。捕获的电荷在一段长的时间期间内是稳定的，因此不需要动态的刷新。
铁电材料已被用作存储器单元的电介质，以提供非易失的存储器。铁电材料根据所应用的电场充分地永久地改变状态。例如，锆钛酸铅(PZT)能够充分地永久地存储电荷，而且，铁电随机存取存储器(FeRAM)以类似于常规DRAM的功率电平工作，并显示了其写入的速度比常规的非易失器件快很多。因此，可以将使用铁电电容器的存储器单元制造为半导体存储器器件，该器件与常规非易失存储器器件相比具有高的组装密度。
已使用两个晶体管和两个铁电电容器(“2T/2C”)或单个晶体管和单个铁电电容器(“1T/1C”)来制造铁电存储器单元。
图8-10表示在常规半导体存储器件10中，如何制造2T/2C铁电存储器单元的阵列。该存储器单元包括两个位于场效氧化膜12包围之中的场效应晶体管，场效氧化膜12是在半导体基片16的表面14上淀积或生长的。每个存储器单元的两个场效应晶体管(FET)包括在基片16上形成的源区18和漏区20，以及两个栅极22。两个栅极22中的其中一个是在源区18和漏区20的其中一个漏区之间淀积的，而另一个栅极22是在源区18和另一漏区20之间淀积的。存储器单元还包括两个平行的字线。将两个栅极22分别连接到或作为该两个字线整体的一部分。该字线定向于第一方向，以与同一列的每个存储器单元中的两个栅极22互相连接。
制造场效应晶体管完成之后，在整个器件上施加电介质材料的膜24。该存储器单元包括位线26，它通过导电区域或连接插头28连接到源区18。位线26定向于第二方向，以与同一行的存储器单元的源区18互相连接。第一和第二方向相互正交。蚀刻电介质膜24到漏区20的开口区域。在这些开口区域填充导电金属，以形成导电区域或连接插头30。将电介质膜24的上表面和填充的导电区域30平整化，以形成单个的平坦表面32。
参照图8，将下电极材料的膜34施加于平坦的表面32。该膜34最初覆盖了整个器件。在膜34的表面上形成铁电材料的膜36。在铁电膜36的表面形成上电极材料的膜38。
下面参照图9，接下来进行叠层(stack)蚀刻过程，以在诸如30的每个选择的导电区域内形成单个的铁电电容40。该成批蚀刻同时地蚀刻上电极38和铁电膜36，然后通过离子磨蚀刻下电极34。
然后参照图10，在整个器件上施加P玻璃(磷玻璃)的膜42。将该膜42蚀刻到每个存储器单元的两个铁电电容器40的上电极38上面的开口的孔上。在该孔填充导电金属来形成连接44。同一列的存储器单元经该连接44被连接到两个平行板线。该板线定向于第一方向。图10所示的形成的存储器单元阵列包括相互正交的板线和位线26。已认识到了缩小铁电电容器的大小的需求提高存储器单元器件的整体组装密度。但是，出现的问题阻碍了包括尺寸充分地减小的铁电电容器的实际的半导体存储器件的制造。这些问题包括：不能形成单个的尺寸充分地减小的铁电电容器。如前面介绍图9时所述，叠层蚀刻过程包括离子磨来蚀刻下电极34，因为通过反应蚀刻难以蚀刻下电极的材料。自然地，在该离子磨期间，暴露每个铁电膜36的四边。在离子磨蚀期间，由于蚀刻下电极34产生的蚀刻的残余物粘附到每个铁电膜36的曝露的边上。这种蚀刻残余物粘附到每个电容40的铁电膜36上会导致电容器40的短路。
为避免在每个铁电电容器40上出现短路，蚀刻的部分可以逐渐变细(taper)，以及在溅射每个电容器40的铁电膜36的暴光曝露的边时，进行蚀刻的处理。这种蚀刻会对每个电容器40的铁电膜36的暴露的边产生相当大的损坏。随着每个铁电电容器区域的减小，受损的区域占据了电容所需区域的更大的部分。电容器的有效区域的这种减小会产生严重的问题。因为被蚀刻的部分逐渐变细，因此这种蚀刻的过程不能满足对于存储器器件的容量的增加和组装密度的需求。
为避免在每个电容器40的铁电膜36的暴露的边上产生蚀刻损坏，如图11所示，日本专利A 11-317500建议蚀刻下电极材料的膜，以在诸如30的每个选择的导电区域内形成单个的下电极34。该日本专利A 11-317500对应于2001年11月8日公开的美国专利US2001/0038115 A1。如图12所示，在完成形成单个的下电极34后，在整个器件上生长铁电材料的膜36。在铁电膜36的表面形成上电极材料的膜。如图13所示，在不蚀刻位于其下的铁电膜36的情况下，仅蚀刻上电极材料的膜，以在每个下电极34上形成上电极38。可将每个存储器单元的两个铁电电容器40的上电极38形成为两个平行板线的整合部分。
通过sol-gel或sputter技术，可使铁电膜36淀积为晶体/多晶状态。结晶温度高于600℃。已经发现，在位于其下的电介质膜24上直接淀积铁电材料会遇到化学反应的问题，即铁电材料中的金属成分与电介质材料反应。这就降低了电介质膜24的绝缘性能，使相邻的下电极34之间的绝缘性能降低。而且，金属在电介质膜24内的扩散使FET阵列的性能降低。此外，在位于其下的电介质膜24上淀积的铁电材料的结晶低于在每个下电极34上淀积形成的结晶。有可能是因为在每个下电极的侧边周围的铁电膜的结晶不令人满意，使电容的性能降低。
以上对常规的制造方法的描述表明，存在阻碍制造实际的半导体存储器器件的各种问题，包括尺寸充分地减小的铁电电容器。
本发明的一个目的是提供一种制造半导体器件方法，其具有尺寸充分地减小的铁电电容器，显示了令人满意的电容器特性水平。发明内容
本发明是一种制造半导体器件的方法，它具有通过具有表面的电介质膜形成的多个导电区域。所述方法包括以下步骤：在整个电介质膜的表面形成下电极材料的膜；部分地除去下电极膜，直到暴露电介质膜的表面，以部分地限定每个下电极的侧壁，其将分别在多个导电区域内形成；在剩余的下电极膜和电介质膜的暴光暴露表面上形成铁电材料的膜；在铁电膜上形成上电极材料的膜；以及部分地除去上电极膜、铁电膜和下电极膜的其余部分，直到暴露电介质膜表面，以完全地限定每个下电极膜的侧壁。
因为在随后的部分地除去上电极膜、铁电膜和下电极膜的其余部分的步骤中，在完全限定每个下电极的侧壁以前，部分地限定了每个下电极的侧壁，从而减小了对铁电膜的损坏。附图说明
图1是表示根据本发明的一个实施例的方法部分地制造的半导体存储器件的平面图，它是从箭头1所指的方向看图3得到的。
图2是是表示根据本发明的一个实施例的方法部分地制造的半导体存储器件的平面图，它是从箭头2所指的方向看图5得到的。
图3是表示根据本发明的一个实施例的方法部分地制造的半导体存储器件的横截面图，它是从图1中3-3的线处得到的。
图4是表示根据本发明的一个实施例的方法部分地制造的半导体存储器件的横截面图。
图5是从图2中5-5线处得到的横截面图。
图6是表示与图1类似的根据本发明的另一实施例的方法部分地制造的半导体存储器件的平面图。
图7是表示与图2类似的根据本发明的再一实施例的方法部分地制造的半导体存储器件的平面图。
图8-10是表示使用以上讨论的常规方法中的方法部分地制造的半导体存储器件的横截面图。
图11-13是表示使用以上讨论的常规方法中的另一种方法部分地制造的半导体存储器件的横截面图。具体实施方式
参考附图中，相同的编号在整个图中用作表示或等效的组件。
以下关于本发明的描述涉及铁电存储器单元阵列，其中每个阵列包括两个晶体管和两个铁电电容器(“2T/2C”)，本发明也可用于制造每个阵列包括单个晶体管和单个铁电电容器(“1T/1C”)的铁电存储器单元阵列。
参照图1-5，示例了半导体器件50的部分地制造方案。直到电介质膜24的上表面和导电区域30被平整化之前，根据本发明的一个实例制造的半导体器件50与常规半导体器件10是相同的。
在通过电介质膜24形成导电区域30之前，本节提供简要的解释。制造一种2T/2C铁电存储器单元的阵列。在图2中，虚线画出的矩形52表示一列中的3个存储器单元以及相邻列中的3个存储器单元。如图5所示，存储器单元52包括位于场效氧化膜12包围的位置54中的两个场效应晶体管，其中该场效氧化膜是在半导体基片16的表面14上淀积或生长的。每个存储器单元52的两个场效应晶体管(FET)包括：在基片16上形成的源区18和漏区20、以及两个栅极22。在源区18和漏区20的其中一个漏区之间淀积两个栅极22中的其中一个，以及在源区18和另一漏区20之间淀积另一栅极22。存储器单元52还包括两个平行的字线。两个栅极22分别连接到两个字线，或作为两个字线整体的一部分。该字线定向于第一方向，以与同一列中的每个存储器单元52的两个栅极22互相连接。在制造场效应晶体管完成之后，在整个器件上施加电介质材料的膜24。存储器单元包括通过导电区域或连接插头28连接到源区18的位线26。该位线26定向于第二方向，以与同一行的存储器单元的源区18互相连接。第一和第二方向相互正交。将电介质膜24蚀刻到漏区20上面的开口区域。在这些开口区域填充导电金属，以形成导电区域或连接插头30。通过具有平整表面32的电介质膜24来形成导电区域30。如图1所示，可将导电区域30以列与行来安排。
在电介质膜24上形成铁电电容器60，以分别与位于其下的导电区域或连接插头30形成电连接。
在电介质膜24的整个表面形成下电极材料的膜62。下电极材料56可以包括单层或多层。在大多数情况下，由于各种原因，下电极层62包括多层。下电极膜62需要由导电材料构成的表层构成(如果是单层)，或包括由导电材料构成的表层(如果是多层)，在随后的使用金属有机物，通过蒸气生长技术进行的结晶状态下的电容器电介质的淀积期间，该表层作为催化剂。导电材料包括诸如Pt、Ir、Ru、Ti、W或其氧化物或氮化物的难熔金属。优选地，导电金属包括：Pt、Ir、Ru、IrO2、RuO2、TiN、WN。最优选地，导电材料包括：Pt、Ir、Ru、IrO2、RuO2。如果下电极膜62包括多层，则表面或上层可以与位于其下的一层或多层一样，选择任何适合的材料。如果表层包括Pt，则可以选择位于其下的TiN/Ti层。在这种情况下，下电极膜62包括多层的Pt/TiN/Ti。在这种情况下，TiN层作为阻挡层用来抑制Ti的扩散。根据这种多层结构，由于TiN具有高定向等级的晶系，因此Pt会被定向。作为优点，它可以使随后的金属氧化铁电膜的淀积的定向和结晶化变得容易。优选地，对于W连接插头，下电极膜62是包括Pt/TiN/Ti/W的多层。
参照图1和图3，对下电极膜62构图和蚀刻。部分地除去下电极膜62，直到露出电介质膜24的表面32，以部分地限定每个下电极64的侧壁，将分别在导电区域30上形成该电极(见图2和图5)。该侧壁具有4个侧面，即包括一个和相对的侧面66和68，以及另外两个侧面70和72(见图2)。通过蚀刻，来部分地除去，下电极膜62包括在表面32上暴露的第一表面区域，以限定每个下电极64的侧壁的一个和相对的侧面66和68(见图1、图2和图5)。在本实施例中，暴露的第一表面区域占据了条状区域的部分，该区域在如图1所示的垂直于位线26定向的方向上是分离的。在这种情况下，除去下电极膜62包括或导致了将下电极膜62分离成多个条状区74。条状区74构成了下电极62的其余部分，且位于位线26定向的方向。
参照图4，在整个条状区74和电介质膜24的暴露的表面区域32上形成铁电材料膜76。铁电膜76包括从ABO3的钙钛矿中选择的铁电材料，诸如STO[SrTiO3]、BTO[BaTiO3]、BST[(Ba，Sr)TiO3]、PTO[PbTiO3]、PLT[(Pb，La)TiO3]、PZT[(Zr，Ti)O3]、PLZT[(Pb，La)(Zr，Ti)O3]、PNbT[(Pb，Nb)TiO3]、或PNbZT[(Pb，Nb)(Zr，Ti)O3]；以及它们的修改方案，该方案是如果成分中包含Zr，则以Hf、Mn和Ni的至少其中之一来替代Zr。电容器电介质的最优选的选择是PTO、PLT、PLZT、PNbT、PNbZT以及它们的修改的方案，该方案是如果成分中包含Zr，则以Hf、Mn和Ni的至少其中之一来替代Zr。对这些铁电的优选的淀积技术为金属有机化学汽相淀积(metal organicchemical vapor deposition)(MOCVD)。铁电膜76可以淀积为结晶状态。
在铁电膜76上形成上电极材料膜78。在图4中，将上电极膜78表示为仅有一层。但是，上电极膜可以以多层来实现。
参照图2和图5，对整个叠层进行构图和蚀刻，以部分地除去上电极膜78、铁电膜76和第一条状区74，直到电介质膜24的表面32暴露，以限定铁电电容器的下电极64的其余的侧面70和72。如图2所示，该蚀刻过程将上电极膜78和铁电膜76分离成多个第二条状区80，并将位于其下的每个第一条状区74分离成矩形的下电极64。第二条状区80的方向垂直于位线26定向的方向。每个第二条状区80包括上电极82和位于其下的电容器的电介质84。同一列的铁电电容器共用上电极82和位于其下的电介质84。在本实施例中，上电极82作为板线。
在共用的切割或蚀刻面外，形成其余两个下电极的每个侧面70和72、以及在铁电膜62外形成的电容器电介质84的相邻的侧面。由于通过在形成电容器电介质84时在铁电膜62外蚀刻两侧中的一侧，因此能够降低该过程或蚀刻对电容器电介质84造成的损坏。
根据本实施例，在电介质膜24的表面32的曝露部分和下电极膜34的其余部分的上进行金属有机化学汽相淀积(MOCVD)。在电介质膜24上的晶体生长少于在下电极膜62上的晶体生长。这是因为，在处理的过程中，电介质膜24不能象下电极膜34那样提供晶核。
根据发明者的理解，MOCVD要求在电极上有充分的晶核数，以提供令人满意的有机金属的结晶。除非在初始阶段形成晶核，否则晶体无法生长。下电极膜62进行强的催化反应，它提高了从某些有机金属源气体外淀积晶核的速率。位于其下的部分暴露的电介质膜24不能进行如此强的催化。因此，在暴露的电介质膜上形成充分的晶核是非常困难的。
随着组装密度增加，如果构图后下电极膜62的总面积减小，则达到很高的令人满意的晶核数可能是非常困难的。
在MOCVD中，在以铁电膜覆盖下电极膜62的表面完成后，没有任何催化剂的协助下的源气体中的反应速率确定了它的构成。
随着每个下电极在面积上的减小，在靠近该阵列外围的下电极的晶体生长少于在该阵列的其他下电极上的晶体生长。
对下电极膜62的构图不限于图1所示的例子。图6表示了考虑到上述问题后对下电极膜62构图的修改的方案。
参照图6，构图和蚀刻的过程使下电极膜62分离成多个区(1and)86，其中包括位于导电区域的条状区部分88和连接部分90，该连接部分90使相邻的两个所述条状区部分88相互连接。与图1所示的示例比较，连接部分90在与电容器的下电极的侧面相邻的区域提供了用于结晶的增加的区域。
参照图7，构图和蚀刻的过程通过下电极膜的单个区，形成了独立的矩形孔100，以在电介质膜的表面暴露第一空间表面区域，来限定每个电容器下电极的一个和相对的侧壁66和68。随后，部分地除去上电极膜、铁电膜和所述下电极膜的其余部分包括将上电极膜、铁电膜和所述下电极膜的其余部分分成为多个条状区102，它位于导电区域，并覆盖了独立孔100。与图1所示的示例比较，在这种情况下，以网状矩形表示的矩形区域在与电容器的下电极的侧面相邻的区域提供了增加的用于结晶的区域。
虽然本发明的上述描述涉及2T/2C铁电的存储器单元阵列，但本发明不限于这一应用。本发明同样适用于制造1T/1C铁电的存储器单元阵列。
以上通过示例性的实施例对本发明进行了具体的描述，对本领域普通技术人员来说，根据以上描述，很明显存在很多替代、修改和变换的情况。因此，在所附的权利要求中，包括了本发明的实际精神与范围内的上述替代、修改和变化。
本发明要求了日本专利申请第2002-155505的优先权，申请日为2002年5月29日，为完整起见，引入此处作为参考。