时钟再生电路 【技术领域】
本发明涉及用于从接收的数据再生时钟信号的时钟再生电路。
本发明的背景
为了接收数字传输数据位，需要与各数据位同步化。采用了来自包含在传输数据的信息的同步化时钟信号的再生。再生电路一例的结构如下。接收的数据在一微分电路中被微分，以产生响应接收数据上升的过渡脉冲。过渡脉冲输入到产生谐振信号的LC谐振电路。形成该谐振电路的线圈和电容器的值被调节为提供与给定的谐振频率谐振的信号，及与接收的数据传输速率的频率同步化的相位。谐振信号施加到一比较器，其中该信号被整形为具有所需电压值的脉冲信号。例子比较器的脉冲信号施加到分频器电路，以便把该脉冲信号频分为具有给定频率作为时钟信号的信号。
然而，时钟再生电路需要调节LC谐振电路线圈和电容器的值，需要调节到正确的谐振，并需要需要较大量的元件。为了使谐振电路谐振，需要一拖入(pull-in)时间，这恶化了电路的响应。
本发明地一个目的是要提供一种时钟再生电路，该电路不需要调节，需要较少的元件，并具有良好的响应。
本发明的描述
根据本发明的时钟再生电路包括产生主时钟信号的一个主时钟信号源。该主时钟信号的周期等于收到的数据一位周期1/N倍大。第一电平例如可以是H或L电平，且第二电平可以是相反的电平，即L或H电平。模-N计数器对主时钟信号计数。模-N计数器开始从其初始值对主时钟信号计数，并在其计数N个主时钟信号脉冲后从初始值开始另一计数。边缘检测装置首先检测接收的数据第一到第二电平过渡，或从第二到第一电平过渡。边缘表示信号表示接收的数据上升和下降。复位计数器对主时钟信号计数。如果在出现边缘表示信号预定数m的时段期间，从对主时钟信号计数所得的计数为由数N和所述预定数m确定的一个数(m-1)N，其中m等于或大于二，则复位计数器使模-N计数器复位。就是说，如果当预定的数m为2时数(m-1)N为N，或当m为4时为3N，则复位计数器使模-N计数器复位。时钟产生装置根据模-N计数器中的计数而产生时钟信号。
一个边缘表示信号和下一个之间，即数据的上升和后继的下降之间，或下降和后继的上升之间的周期，表示接收数据的第一或第二电平的周期。如果接收数据的一位被正确接收，则在这一周期期间复位计数器计数N个主时钟信号脉冲。因而，在出现预定数的边缘表示信号的周期期间，由复位计数器对根据数N和预定数二或更大所确定的数的计数，指示接收的数据已经正确地收到而没有变形或受噪声的影响。通过复位计数器这种状态的复位，模-N计数器开始对与已正确收到接收数据同步的主时钟信号计数。时钟信号是基于正确的接收状态下在模-N计数器中的计数而产生的，使得能够产生与接收的数据同步的时钟信号。该时钟信号产生装置重复产生作为时钟信号的输出信号，例如当模-N计数器被复位时，假设第一电平，并当N/2主时钟信号被计数时，假设第二电平。这一时钟再生电路不需要LC谐振电路，需要较少的元件，并无需作调节。进而，因为不使用谐振电路，这电路不需要拖入时间。
复位计数器可这样配置，以便当出现第一边缘表示信号时，从初始值开始计数。这种情形下，如果当第二边缘表示信号跟随第一边缘表示信号出现时，计数不等于初始值加N，则复位计数器被复位到初始值，并如果在第二边缘表示信号出现之前计数超过初始值加N，则复位到初始值。
在第一边缘表示信号和第二边缘表示信号出现之间的周期期间，即在第一或第二电平周期期间，复位计数器可能不对主时钟信号计数N。这出现在当第一或第二电平周期比标称周期短时，因而没有正确地收到数据。在第二边缘表示信号出现之前，复位计数器可能计数大于N主时钟信号脉冲。这出现在大于或第二电平周期比标称周期长时，因而，没有正确收到数据。这还出现在一个第一或第二电平接续另一个时。如果模-N计数器在装置信号状态下由复位计数器复位，则模-N计数器中的计数不与标称接收的数据同步。因而，为了避免模-N计数器由复位计数器复位，复位计数器被复位。
复位计数器可这样配置，使得如果当跟随第二边缘表示信号出现第三边缘表示信号时计数不等于初始值加2N，则被复位，并当第三边缘表示信号出现之前计数超过初始值加2N时，复位到初始值。
可能出现当第三边缘表示信号发生时，计数不等于初始值加2N。这发生在数据从第一电平向第二电平变化，并然后返回第一电平的周期，或数据从第二电平向第一电平变化，并然后返回第二电平的周期，不同于标称周期时，并因而数据没有被正确接收。可能发生在第三边缘表示信号出现之前计数超过初始值加2N。这发生在数据从第一电平向第二电平变化，并然后返回等于电平的周期，或数据从第二电平向第一电平变化，并然后返回第二电平的周期，比标称周期长，并因而数据没有被正确接收。后者还发生在第一或第二电平相继出现。这些情形下，模-N计数器的计数不与标称接收的数据同步。因而，如先前所述的情形，复位计数器被复位。
附图的简要说明
图1是根据本发明的一实施例的时钟再生电路的框图。
图2a至2e用于说明当施加标称接收数据时图1的时钟再生电路的操作。
图3a至3e用于说明当施加带有较短周期H-电平的接收数据时图1的时钟再生电路的操作。
图4a至4e用于说明当施加带有较长周期H-电平的接收数据时图1的时钟再生电路的操作。
图5a至5e用于说明当施加带有较长周期L-电平的接收数据时图1的时钟再生电路的操作。
图6a至6e用于说明在图1的时钟再生电路中时钟信号与接收数据的同步化。
实施本发明的最佳方式
如图1所示，根据本发明一实施例的时钟再生电路具有一输入端2。如图2b所示接收的数据提供给输入端2。接收数据在第一例如H(高)电平和第二例如L(低)电平之间改变其电平。接收数据连接到边缘检测电路4，该电路例如可由微分电路形成。如图2c所示，边缘检测电路4在接收数据上升和下降时发出边缘表示信号。
边缘表示信号施加到控制电路6，该电路例如可由CPU或DSP形成。如稍后所述，根据边缘表示信号和复位计数器8中的计数，控制电路6控制复位计数器8。每当由主时钟信号源10上升产生一主时钟信号时，计数器8使其计数增量一。主时钟信号周期等于标称接收数据，例如没有变形或不受噪声影响的接收数据，处于H或L电平期间的周期的N(N是正整数)分之一。换言之，主时钟信号频率等于接收数据位速率的N倍之大。
主时钟信号施加到模-N计数器12。模-N计数器12，在其计数N个主时钟信号脉冲之后，对主时钟信号中的脉冲从一初始值例如零(0)反复计数。模-N计数器12当收到来自计数器8的复位信号时，迫使其计数变为零(0)。
模-N计数器12中的计数施加到时钟产生装置，例如时钟产生单元14。时钟产生单元14产生其电平根据模-N计数器12中的计数变化的时钟信号。这一电平变化将在稍后说明。该上时钟信号施加到延迟电路16，该电路还接收来自输入端的接收数据。延迟电路16使接收数据与时钟信号同步化。例如AD触发器可用作为延迟电路16。
参见图2a到2e，说明该电路当接收包含其每一周期等于位速率的位的标称数据时的操作。
假设接收数据的电平，如图2b所示的L，H，L，H，在L与H电平之间变化。在响应接收数据中的上升和下降发生四个变化期间，如图2c所示出现三个边缘表示信号。
响应由控制电路6响应第一边缘表示信号所给出的命令，如图2D所示，计数器8开始从一(1)计数。
当第二边缘表示信号上升时，计数器8中的计数等于N。换言之，在接收数据处于H电平周期期间，出现N个主时钟信号脉冲。这样，H-电平周期可被看作是标准的，因而控制电路6不向计数器8给出进一步的命令，使得该计数器能够继续计数。
当第三边缘表示信号上升时，计数器8中的计数等于2N。就是说，以L-电平出现的N个主时钟信号脉冲在继标准H-电平周期之后出现。因而，这L-电平也可看作是标准的。然后，如图2e所示，控制电路6引起计数器8向模-N计数器12提供一复位信号。
这一复位信号是由于这样的事实产生的，即跟随接收数据的L电平的H电平保持达标准周期，该周期由保持达标准周期的L电平跟随。
值2N是基于边缘表示信号出现的预定数三(3)及值N确定的，并表示为(m-1)N，其中边缘表示信号出现的预定数为m。
当发出复位信号时，如图6B所示，模-N计数器12如图6a所示从一初始值零(0)开始对主时钟计数，并如图6c所示计数从零(0)增量一(1)。如图6d所示，从这一时刻，时钟产生单元14改变其输出信号电平到L电平。
当模-N计数器12中的计数达到(N/2)-1时，换言之当模-N计数器12计数了N/2个主时钟信号脉冲时，时钟产生单元14将其输出信号电平变为H电平。
当模-N计数器12的计数达到N-1时，即当模-N计数器12计数了N个主时钟信号脉冲时，时钟产生单元14引起其输出信号返回到L电平。时钟产生单元14的输出信号作为时钟信号施加到延迟电路16。
模-N计数器12和时钟产生单元14I重复如上所述相同的操作，以产生时钟信号。
如所述，时钟信号是基于模-N计数器12中的计数产生的，当H-电平和L-电平周期由计数N表示时该计数被复位。这样，时钟信号与标准计数数据同步。与标准计数数据同步的时钟信号施加到延迟电路16，其中如图6e所示使接收数据的位定时与时钟信号一致。
以下，参照图3b考虑接收数据的H-电平周期比N个主时钟信号脉冲周期短的情形。
这种情形下，如图3b所示，当继L电平之后以H电平接收的数据将其电平从H电平变为L电平时，即当如图3c所示的第二边缘表示信号上升时，计数器8中的计数小于N，例如如图3d所示N-1。
控制电路6判断计数不等于初始值加N，并将计数器8复位为初始值零(0)，使得计数器8即使当主时钟输入时也保持0值。然后，如图3e所示，计数器8不发出复位信号。因而，不会发生产生与接收数据异步的时钟信号。
当下一个边缘表示信号出现时，计数器8开始从一(1)计数。
现在，如图4b所示，考虑接收数据的H-电平周期比N主时钟脉冲周期长的情形。
如图4d所示，在边缘表示信号与接收数据上升同步产生后出现第二边缘表示信号之前，由控制电路6检测到的计数器8中的计数达到N+1。然后，控制电路6迫使计数器8中的计数成为零(0)，如图4d所示，并引起主时钟的计数停止。
于是如图4e所示，计数器8不发出复位信号，使得不会产生任何与接收数据异步的时钟信号。
当下一个边缘表示信号出现时，计数器8开始从一(1)计数。
以下如图5b所示，考虑接收数据L-电平周期比N个主时钟信号脉冲周期长，同时H-电平周期对应于N个主时钟信号脉冲周期的情形。
这种情形下，如图5c所示，在出现第二边缘表示信号之后出现第三边缘表示信号之前，计数器8中的计数变为2N+1。换言之，计数器8中的计数超过等于初始值加2N的值。
控制电路6对此进行检测，并使计数器8中的计数变为零(0)，从而引起主时钟的后继计数停止。于是，如图5e所示，计数器8不发出复位信号，这防止了产生与接收数据异步的时钟信号。
当下一个边缘表示信号出现时，计数器8从(1)重新开始计数。
如上所述，只有在H-电平周期对应于N个主时钟信号脉冲的周期，且L-电平周期对应于N个主时钟信号脉冲的周期时，计数器8才提供复位信号。于是，时钟信号能够与标准接收数据同步而不会失效。
本发明已经按一种应用中实施描述，其中接收数据的电平从L电平变为H电平，返回L电平，并然后又变为H电平。然而，本发明能够以一种应用实施，其中接收数据的电平从H电平变为L电平，然后返回H电平并又到L电平。进而，模-N计数器12可配置为，当接收数据将其电平从L(或H)电平变为H(或L)电平并返回L(或H)电平时，或换言之，当计数器8中的计数达到N时，被复位。另外，当计数器8中的计数达到等于或大于3N的N的整数倍时，模-N计数器12可被复位。例如可以使用CPU或DSP的软件实现时钟再生电路的边缘检测电路4，控制电路6，计数器8，模-N计数器12，时钟产生单元14，及延迟电路16。
工业应用
本发明能够用于数字数据传输，以再生时钟信号，供在从数据接收数字传输数据位使用。