形成在硅在绝缘体上的衬底上的静态随机存取存储器 本申请要求2002年9月4日提交至韩国知识产权局的韩国专利申请2002-53329的优先权，其全部公开内容被合并在此作为参考。
【技术领域】
本发明涉及一种静态随机存取存储器(SRAM)，更具体地，涉及一种具有6个形成在硅在绝缘体上(silicon-on-insulator，SOI)的衬底上的晶体管的全(full)CMOS SRAM器件。
背景技术
按照数据存储的方式，半导体存储器分为动态随机存取存储器(SRAM)，非挥发性存储器和SRAM。SRAM提供了以一种简单且低功耗的方式实现快速的操作速度的优势。而且，与DRAM相比，因为SRAM不需要刷新周期性存储的信息，所以设计和制造相对容易。
通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成。根据所含负载器件的类型，SRAM本身又可以分为全CMOS SRAM、高负载电阻(HLR)SRAM和薄膜晶体管(TFT)SRAM。全CMOS SRAM使用PMOS作为负载器件，HLR SRAM使用HLR作为负载器件，而TFT SRAM使用多晶硅TFT作为负载器件。
一个传统的全CMOS SRAM电路被示出在图1中。如图1所示，一全CMOS SRAM包括形成锁存器地第一反相器(inverter)INV1和第二反相器INV2以及用于有选择地驱动第一反相器INV1和第二反相器INV2的存取晶体管TA1和TA2。
第一反相器INV1包括第一PMOS晶体管TP1和第一NMOS晶体管TN1，而第二反相器INV2包括第二PMOS晶体管TP2和第二NMOS晶体管TN2。每个第一PMOS晶体管TP1和第二PMOS晶体管TP2的源极与电压端子Vdd相连。第一PMOS晶体管TP1的漏极与第一NMOS晶体管TN1的漏极相连，同时第二PMOS晶体管TP2的漏极与第二NMOS晶体管TN2的漏极相连。每个第一NMOS晶体管TN1和第二NMOS晶体管TN2的源极与接地电压端子Vss相连。第一PMOS晶体管TP1的栅极与第一NMOS晶体管TN1的栅极相连，而且这两个栅极与第二反相器INV2的输出端子S2相连，也即，与第二PMOS晶体管TP2和第二NMOS晶体管TN2之间的共同的漏极相连。第二PMOS晶体管TP2的栅极与第二NMOS晶体管TN2的栅极相连，而且这两个栅极与第一反相器INV1的输出端子S1相连，也即，与第一PMOS晶体管TP1和第一NMOS晶体管TN1之间的共同的漏极相连。
第一存取晶体管TA1的栅极与字线WL相连，它的源极与位线BL相连，且它的漏极与第一反相器INV1的输出端子S1相连。相似地，第二存取晶体管TA2的栅极与字线WL相连，它的源极与位线非(bit line bar)DBL相连，而它的漏极与第二反相器INV2的输出端子S2相连。这里，位线非DBL传送反相的BL信号。
在如上所述的全CMOS SRAM装置的操作中，如果字线为高电压，第一存取晶体管TA1和第二存取晶体管TA2被导通，而且因此，位线BL和位线非DBL的信号分别被传送至第一反相器INV1和第二反相器INV2。因此，数据的写入或读出得以执行。
具有这种结构的传统的CMOS SRAM被集成到具有如图2所示的布局的体(bulk)硅衬底中。图2仅显示了一SRAM、一栅电极(字线)和一接触部分的有源区。
如图2所示，隔离薄膜15形成在一硅半导体衬底10上由此形成NMOS晶体管有源区30和PMOS晶体管有源区50。NMOS晶体管有源区30可以具有一P阱，且被形成例如“U”形。此后，该“U”形的侧壁被称为垂直部分，一连接该垂直部分的部分被称为水平部分。PMOS晶体管有源区50可以具有一N阱，且被形成例如条形。
字线WL延伸以致正交地穿过NMOS晶体管有源区30的预定部分，例如，NMOS晶体管有源区30的垂直部分。第一栅电极60和第二栅电极65被布置以致从NMOS晶体管有源区30的水平部分和PMOS晶体管有源区50的预定部分之间通过。这里，第一栅电极60和第二栅电极65可以与字线垂直。第一栅电极60用作第一NMOS晶体管TN1和第一PMOS晶体管TP1的栅电极，而第二栅电极65用作第二NMOS晶体管TN2和第二PMOS晶体管TP2的栅电极。
N型杂质被注入进位于栅电极60和65之外的区域上的字线WL和NMOS晶体管有源区30的一部分中，使得形成第一存取晶体管TA1和第二存取晶体管TA2以及第一NMOS晶体管TN1和第二NMOS晶体管TN2。P型杂质被注入进位于栅电极60和65之外的区域上的PMOS晶体管有源区50的一部分中，使得形成第一PMOS晶体管TP1和第二PMOS晶体管TP2。
在图2中，标识符BLC表示的是一接触区域，在此处第一存取晶体管TA1连接位线BL，而标识符DBLC表示的是一接触区域，在此处第二存取晶体管TA2连接位线非DBL。标识符S1、S1’、S2和S2’表示的是反相器INV1和INV2的输出部分。虽然S1和S1’彼此隔离且S2和S2’彼此隔离，但是在布线过程中，S1和S2被分别连接到S1’和S2’。标识符Vdd表示的是一用于连接Vdd线的区域(未示出)，参考标号Vss表示的是一用于连接Vss线的区域(未示出)，参考标号GC表示的是栅电极随后将连接栅电源线(未示出)的区域。
但是，当在体硅衬底上形成传统的全CMOS SRAM时，产生了以下问题。如图2所示，传统的全CMOS SRAM同时包括PMOS晶体管和NMOS晶体管，因而NMOS晶体管需要P阱有源区而PMOS晶体管需要N阱有源区。但是，如众所公知的，当一N阱和一P阱被彼此相邻布置时，可能形成一产生所谓“锁存(latch-up)”现象的寄生双极晶体管。因而，P阱必须以一预定的距离(A)与N阱隔离，也即，一个足够大的距离以防止形成锁存。P阱和N阱之间的距离(A)使得SRAM的芯片尺寸增加。
而且，PMOS晶体管具有比NMOS晶体管慢得多的迁移率，因而PMOS晶体管必须比NMOS更大以提供稳定的操作。因此，具有PMOS晶体管的传统的全CMOS SRAM比没有PMOS晶体管的SRAM大。
【发明内容】
本发明提供一种SRAM装置，其包括一种占用相对较小的芯片面积的装置单元(unit cell)，使得可以实现总体地减小芯片尺寸。
本发明还提供一种能够改善PMOS晶体管的迁移率的SRAM装置。
根据本发明的一个实施例的一SRAM包括第一和第二存取NMOS晶体管，第一和第二驱动NMOS晶体管，以及第一和第二负载PMOS晶体管。第一NMOS驱动晶体管和第一负载PMOS晶体管构成了第一反相器，该第一反相器根据第二存取NMOS晶体管的操作被有选择地驱动。第二驱动NMOS晶体管和第二负载PMOS晶体管构成了第二反相器，该第二反相器根据第一存取NMOS晶体管的操作被有选择地驱动。晶体管被形成在SOI衬底的有源区上，并且形成有负载PMOS晶体管的一有源区的一部分延伸使得与形成有NMOS晶体管的一有源区的一部分成一预定的角度。
根据本发明的另一个实施例的SRAM包括半导体衬底以及第一和第二有源区。该第一有源区形成在半导体衬底上，并具有第一存取NMOS晶体管和由第一驱动NMOS晶体管及第一负载PMOS晶体管组成的第一反相器。第二有源区形成在半导体衬底上并具有第二存取NMOS晶体管和由第二驱动NMOS晶体管及第二负载PMOS晶体管组成的第二反相器。每个第一、第二有源区的形成有第一、第二负载PMOS晶体管的部分分别延伸使得与每个第一、第二有源区的形成有NMOS晶体管的部分成一预定的角度。
根据本发明的另一个实施例的SRAM组成如下：第一、第二存取NMOS晶体管；构成第一反相器的第一驱动NMOS晶体管和第一负载PMOS晶体管，该第一反相器根据第二存取NMOS晶体管的操作被有选择地触发；以及构成第二反相器的第二驱动NMOS晶体管和第二负载PMOS晶体管，该第二反相器根据第一存取NMOS晶体管的操作被有选择地触发。该SRAM包括一SOI衬底和第一、第二有源区。第一有源区形成在SOI衬底上并具有第一存取NMOS晶体管和由第一驱动NMOS晶体管及第一负载PMOS晶体管组成的第一反相器。第二有源区形成在SOI衬底上并具有第二存取NMOS晶体管和由第二驱动NMOS晶体管及第二负载PMOS晶体管组成的第二反相器。每个第一、第二有源区的形成有第一、第二负载PMOS晶体管的部分分别延伸使得与每个第一、第二有源区的形成有NMOS晶体管的部分成一预定的角度。
根据本发明的另一个实施例的SRAM组成如下：第一、第二存取NMOS晶体管；构成第一反相器的第一驱动NMOS晶体管和第一负载PMOS晶体管，该第一反相器根据第二存取NMOS晶体管的操作被有选择地触发；以及构成第二反相器的第二驱动NMOS晶体管和第二负载PMOS晶体管，该第二反相器根据第一存取NMOS晶体管的操作被有选择地触发。该SRAM包括一SOI衬底和第一、第二有源区。第一有源区形成在SOI衬底上并具有第一存取NMOS晶体管和由第一驱动NMOS晶体管及第一负载PMOS晶体管组成的第一反相器。第二有源区形成在SOI衬底上并具有第二存取NMOS晶体管和由第二驱动NMOS晶体管及第二负载PMOS晶体管组成的第二反相器。每个第一、第二有源区的形成有第一、第二负载PMOS晶体管的部分分别延伸使得与每个第一、第二有源区的形成有NMOS晶体管的部分成一预定的角度。第一存取NMOS晶体管的漏极(或源极)、第一驱动NMOS晶体管的漏极和第一负载PMOS晶体管的漏极形成在第一有源区的一个共用区域使得彼此电连接。第二存取NMOS晶体管的漏极(或源极)、第二驱动NMOS晶体管的漏极和第二负载PMOS晶体管的漏极形成在第二有源区的一个共用区域使得彼此电连接。
【附图说明】
通过参照附图详细地描述示范性的实施例，本发明的上述的和其它特征和优点将变得更加清晰。其中：
图1示出的是传统的全CMOS SRAM的电路图；
图2示出的是集成在体硅衬底中的全CMOS SRAM的平面图；
图3示出的是根据本发明一实施例的集成在SOI衬底中的全CMOSSRAM的平面图；
图4示出的是图3所示的全CMOS SRAM的有源区的平面图；
图5示出的是一平面图，显示了图3所示的全CMOS SRAM的栅电极、字线和有源区；以及
图6示出的是沿图3中的线VI-VI’截取的全CMOS SRAM的剖面图。
【具体实施方式】
在下文中，通过参照附图，本发明的实施例将被详细地描述。但是，本发明可以以许多不同的形式被实施，并且不应该被解释为限定于这里给出的实施例；相反，提供这些实施例是为了使本公开是彻底的和完整的，并且向熟悉本领域的人员全面地传达本发明的思想。在附图中，为了更清楚，元件的形状被夸大，在各处相应的数字针对相应的元件。还将理解的是，当一层被提到是位于另一层或衬底上时，它可以是直接位于另一层或衬底上或者也可能存在中间层。
现在参照图3、4、5和6描述根据本发明的一个实施例的一全CMOSSRAM。首先，SOI衬底100被准备。如熟知的，SOI衬底100包括加工晶片(handling wafer)103、掩埋的绝缘薄膜105和硅层107。该SOI衬底可以通过连接两个晶片或通过注入氧离子在硅衬底中形成一掩埋的绝缘薄膜得以形成。通过使用SOI衬底100，可以实现器件之间的彻底隔离，并且改善对稍后形成的隔离薄膜产生的应力的抵抗力。
隔离薄膜110形成在SOI衬底100的硅层107的一预定部分上，因而第一、第二有源区120和130得以形成。第一有源区120形成有第一存取晶体管TA1及形成第一反相器INV1的第一PMOS晶体管TP1和第一NMOS晶体管。第二有源区130形成有第二存取晶体管TA2及形成第二反相器INV2的第二PMOS晶体管TP2和第二NMOS晶体管。第一、第二有源区120和130具有相同的形状，如图4所示。然而，第二有源区130相对第一有源区120的取向旋转108°。根据有源隔离设计原则，第一、第二有源区120和130之间的间隔(B)可以被设置成为了获得半导体元件之间的电性特性所需的最短的距离。间隔B比NMOS和PMOS晶体管有源区之间的间隔A窄得多，其中间隔A是根据用于防止晶体管之间的锁存的设计原则来设置的。
参考图4，第一、第二有源区120和130分别具有倾斜的伸出部(protrusion)125和135。随后将形成有PMOS晶体管TP1和TP2的伸出部125和135以一倾斜的方向设置，例如，与稍后形成的字线成大约30°至60°的角度。优选地，伸出部125和135与稍后形成的字线构成的角度为45°，因而伸出部125和135平行硅的结晶生长方向[110]延伸，这是因为当空穴沿硅的结晶生长方向[110]移动时，PMOS晶体管TP1和TP2的主要载流子空穴的有效迁移率增加。在本实施例中，第一、第二有源区120和130包括分别具有“L”形状(更准确地，旋转180°的“L”形状)的体部分(bodyportion)121和131，以及分别从体部分121和131的边缘沿倾斜方向，也即沿硅的结晶生长方向[110]，延伸的伸出部125和135。
参考图3和5，第一和第二栅电极140和150分别被设置在第一和第二有源区120和130上，并且位于隔离薄膜110的一预定区域。字线WL也被设置在每个第一、第二有源区120和130和隔离薄膜110的预定区域上。优选地，第一、第二栅电极140和150以及字线WL呈直角地跨越第一、第二有源区120和130。此时，因为第一、第二有源区120和130具有倾斜的伸出部125和135，第一、第二栅电极140和150可以具有倾斜的部分以呈直角地跨越倾斜的伸出部125和135。
这里，第一栅电极140被第一PMOS晶体管TP1和第一NMOS晶体管TN1共用并延伸，得以覆盖第二有源区130的一预定部分，例如边缘137。而且，第二有源区130的被第一栅电极140覆盖的部分用于第二反相器INV2的输出部分。第二栅电极150被第二PMOS晶体管TP2和第二NMOS晶体管TN2共用并延伸，得以覆盖第一有源区120的一预定部分，例如边缘127。这里，第一有源区120的被第二栅电极150覆盖的部分用于第一反相器INV1的输出部分。在本实施例中，字线WL可以是矩形的并被设置成以直角地跨越每个L形状的体部分121和131的垂直部分。
参考图5，杂质被注入到位于每个第一、第二栅电极140和150的两侧以及每个字线WL的两侧的第一、第二有源区120和130的部分中，由此形成结(junction)122a、122b、122c、124a、124b、132a、132b、132c、134a以及134b。更具体地，例如磷离子或砷离子的N型杂质可以被注入到第一、第二有源区120和130的体部分121和131中，同时例如硼的P型杂质可以被注入到第一、第二有源区120和130的伸出部125和135中。结122a是指第一NMOS晶体管TN1的源区，结122b是指第一NMOS晶体管TN1和第一存取晶体管TA1共用的漏区，以及结122c是指第一存取晶体管TA1的源区。结124a是指第一PMOS晶体管TP1的源区，结124b是指第一PMOS晶体管TP1的漏区并且与第一NMOS晶体管TN1和第一存取晶体管TA1共用的漏区相连。结132a是指第二NMOS晶体管TN2的源区，结132b是指第二NMOS晶体管TN2和第二存取晶体管TA2共用的漏区，以及结132c是指第二存取晶体管TA2的源区。结134a是指第二PMOS晶体管TP2的源区，结134b是指第二PMOS晶体管TP2的漏区并且与第二NMOS晶体管TN2和第二存取晶体管TA2共用的漏区相连。图5中标有“P”的部分是指被离子注入有P型杂质的部分。
第一PMOS晶体管TP1的漏124b及第一NMOS晶体管TN1和第一存取晶体管TA1共用的漏122b被形成在边缘127上，该边缘127为第一有源区120的伸出部125的分支。边缘127被第二栅电极150覆盖，并且构成第一反相器INV1的输出部分。第二PMOS晶体管TP2的漏134b及第二NMOS晶体管TN2和第二存取晶体管TA2共用的漏132b被形成在边缘137上，该边缘137为第二有源区130的伸出部135的分支。边缘137被第一栅电极140覆盖，并且构成第二反相器INV2的输出部分。这里，边缘127和137是指共用区域。
在上述的实施例中，因为NMOS晶体管和PMOS晶体管形成在每个不存在不连续的有源区120和130上，P型掺杂区域和N型掺杂区域彼此相连。如图6所示，第一NMOS晶体管TN1的漏区122b和第一PMOS晶体管TP1的漏区124b形成在SOI衬底的硅层107的第一有源区120上，因而这两个漏区彼此相连，而没有必要包括一隔离薄膜。如果在掺杂区域施加等电位，将不会发生电性问题。这里，标号142是指插入在硅层107和栅电极140之间的栅绝缘薄膜。使用字线WL作为栅电极的存取晶体管TA1、第一PMOS晶体管TP1以及第一NMOS晶体管TN1被形成在第一有源区120上，同时使用字线WL作为栅电极的存取晶体管TA2、第二PMOS晶体管TP2以及第二NMOS晶体管TN2被形成在第二有源区130上。
回过来参考图3，标识符BLC是指第一存取晶体管TA1连接位线BL的接触区，而标识符DBLC是指第二存取晶体管TA2连接位线非DBL的接触区。标识符SC1和SC2是指一栅电极以及一存取晶体管、一PMOS晶体管和一NMOS晶体管的各自的漏区彼此相连的共用的接触区。标识符Vdd是指用于连接Vdd线(未示出)的区域，而标识符WLC是指用于连接字线(WL)的区域。
因为根据本发明的实施例的SRAM形成在SOI衬底上，例如TN1或TN2的驱动NMOS晶体管、例如TP1或TP2的负载PMOS晶体管以及例如TA1或TA2的存取晶体管可以被集成到例如120或130的单个有源区中。因此，不需要隔开PMOS晶体管和NMOS晶体管以防止锁存现象，故而导致SRAM装置单元的面积与传统SRAM装置单元占用的面积相比减小大约20％到25％。
而且，因为根据本发明的实施例的SRAM使用共用的接触区SC1和SC2，所以接触区的数目减小。因而，根据本发明的实施例的SRAM可以获得更大的加工余量。
此外，在如上所述的实施例中，PMOS晶体管的通道沿硅的结晶生长方向[110]设置。因而，PMOS晶体管的有效迁移率和电流驱动特性得以改善。
更具体地，报告了以下内容，如果PMOS晶体管的通道被设置在硅的结晶生长方向[110]上，PMOS晶体管的主要载流子空穴在硅的结晶生长方向[110]上的迁移率增加，所以PMOS晶体管的操作速度比PMOS晶体管的通道未被设置在硅的结晶生长方向[110]上时增加大约2.5倍。因此，如在根据本发明的实施例的SRAM中，如果用于负载的PMOS晶体管的载流子被设置在硅的结晶生长方向[110]上，PMOS晶体管的操作速度增加，同时，减小PMOS晶体管的尺寸。
因为PMOS晶体管提供比NMOS晶体管较低的迁移率，所以它以较慢的速度操作。为了解决这个问题，PMOS晶体管被形成得比NMOS晶体管大约大3倍，以提高它的有效操作速度。但是，如果载流子被设置在PMOS晶体管上的硅的结晶生长方向[110]上，那么PMOS晶体管的电流驱动能力比以前增加大约2.5倍，进而减小PMOS晶体管的尺寸至与NMOS晶体管的尺寸大致相当。
因此，PMOS晶体管的面积的减小使得根据本发明的实施例的SRAM单元所占用的面积减小。
总之，根据本发明的CMOS SRAM形成在SOI衬底上。因而，NMOS和PMOS晶体管都可以被集成到单个有源区中，而且因此，不需要NMOS和PMOS晶体管的隔离。而且，不苛求良好的形成工艺，这简化了制造工艺。
而且，因为存取NMOS晶体管的漏(或源)、驱动NMOS晶体管的漏和负载PMOS晶体管的漏在相同的区域彼此相连，所以接触区域的数目减少。
此外，因为PMOS晶体管的通道被设置成使载流子可以在硅的结晶生长方向[110]上移动，所以PMOS晶体管的迁移率和电流驱动特性得以改善。因而，PMOS晶体管的面积减小。
虽然参照示范性的实施例详细地显示和描述了本发明，但是那些熟悉本领域的普通技术人员将理解，在不脱离所附的权利要求所限定的本发明的精神和范围的情况下，在形式和细节上可以就此做出各种变化。