碳化硅衬底 【技术领域】
本发明涉及一种碳化硅衬底。背景技术 近来， 已引入 SiC( 碳化硅 ) 衬底作为用于制造半导体器件的半导体衬底。与更广 泛使用的 Si( 硅 ) 相比， SiC 具有更宽的带隙。因此， 使用 SiC 衬底的半导体器件具有诸如 高击穿电压和低导通电阻的优点， 除此之外， 在高温环境下， 其特性不会降低太多。
为了能够有效率地制造半导体器件， 衬底必须具有特定尺寸或更大。根据美国专 利 No.7,314,520( 专利文献 1)， 可以制造具有的尺寸至少为 76mm(3 英寸 ) 的 SiC 衬底。
现有技术文献
专利文献
专利文献 1 ： 美国专利 No.7,314,520
发明内容 本发明要解决的问题
SiC 单晶衬底的工业可利用的尺寸最大约为 100mm(4 英寸 )， 并因此难以通过使用 大的单晶衬底来有效率地制造半导体器件。当在六面晶系 SiC 中将利用不同于 (0001) 面 的面特性时， 这造成特别严重的问题。以下将对此进行讨论。
通常通过切割通过不容易发生堆叠差错的 (0001) 面的表面生长所获得的 SiC 晶 锭来制造具有非常少量缺陷的 SiC 单晶衬底。 因此， 其遵循 ： 没有平行于生长表面地切割具 有的面取向不同于 (0001) 面的单晶衬底。结果， 变得难以确保单晶衬底的完整尺寸， 或者 有效地利用大部分晶锭。因此， 尤其难以利用 SiC 的不同于 (0001) 面的面以高效率来制造 半导体器件。
作为涉及到困难的、 努力放大 SiC 单晶衬底尺寸的替代方式， 考虑到使用支撑部 和在其上接合的多个小单晶衬底的碳化硅衬底。可以根据需要， 通过增加单晶衬底的数目 使碳化硅衬底变大。
然后， 如上所述具有彼此接合的支撑部和单晶衬底的碳化硅衬底容易翘曲并且可 能破裂， 这是因为单晶衬底和支撑部之间存在性质差异。
根据以下内容制作本发明， 并且本发明的目的在于提供一种不太会发生翘曲的碳 化硅衬底， 其具有彼此接合的支撑部和单晶衬底。
解决问题的手段
根据本发明的碳化硅衬底具有衬底区域和支撑部。 所述衬底区域具有第一单晶衬 底。 所述第一单晶衬底具有彼此相对的第一正面和第一背面以及连接所述第一正面和所述 第一背面的第一侧面。所述支撑部接合到所述第一背面。所述第一单晶衬底的位错密度小 于所述支撑部的位错密度。所述衬底区域和所述支撑部中的至少一个具有空洞。
根据本发明， 由于所述第一单晶衬底的位错密度小于所述支撑部的位错密度， 因
此可以在第一单晶衬底中获得极高晶体质量的碳化硅衬底。另外， 由于空洞减轻了碳化硅 衬底中的应力， 因此可以减小碳化硅衬底的翘曲。
优选地， 所述支撑部中每单位体积的空洞数目大于所述第一单晶衬底中每单位体 积的空洞数目。在使支撑部中的空洞数目较大的同时使第一单晶衬底中的空洞数目较小， 使得可以提供用于减轻应力的足够大量的空洞。因此， 可以在不降低第一单晶衬底的质量 的情况下减少碳化硅衬底的翘曲。
优选地， 所述第一单晶衬底具有作为每单位体积的杂质浓度的第一浓度， 所述支 撑部具有作为每单位体积的杂质浓度的第二浓度， 并且所述第二浓度高于所述第一浓度。 因此， 可以使支撑部的电气电阻较低。
优选地， 所述衬底区域包括第二单晶衬底。所述第二单晶衬底具有彼此相反的第 二正面和第二背面以及连接所述第二正面和所述第二背面的第二侧面。 所述第二背面接合 到所述支撑部。由于第一正面和第二正面都被提供作为衬底区域的表面， 因此可以增加碳 化硅衬底的表面面积。
优选地， 所述衬底区域包括在彼此面对的所述第一侧面和所述第二侧面之间设置 的空间部。所述空间部具有部分填充所述空间部的填充部。因此， 与没有提供填充部时相 比， 可以减少外来物质在空间部中的沉积。
优选地， 所述第一单晶衬底具有第一孔隙率， 并且所述空间部具有第二孔隙率。 所 述第二孔隙率高于所述第一孔隙率。空间部的变形促进应力的减轻。因此， 可以进一步减 小碳化硅衬底的翘曲。
优选地， 所述衬底区域包括第三单晶衬底。所述第三单晶衬底与所述第一单晶衬 底的所述第一正面相结合。因此， 衬底区域变成具有堆叠结构。
优选地， 所述支撑部中每单位体积的空洞数目为至少 10cm-3。因此， 可以进一步减 小碳化硅衬底的翘曲。
优选地， 所述空洞数目涉及至少为 1μm3 的体积的空洞。因此， 可以更可靠地减小 碳化硅衬底的翘曲。
优选地， 第一正面相对于 {0001} 面具有至少 50°且至多 65°的偏离角。更优选 地， 所述第一正面的偏离取向与所述第一单晶衬底的 <1-100> 方向所形成的角度至多为 5°。 进一步优选地， 在所述第一单晶衬底的 <1-100> 方向上， 所述第一正面相对于 {03-38} 面的偏离角至少为 -3°且至多为 5°。因此， 与第一正面为 {0001} 面相比， 可以提高所述 第一正面的沟道迁移率。
优选地， 所述第一正面相对于 {0001} 面具有的偏离角至少为 50°且至多为 65°。 所述第一正面的偏离取向与所述第一单晶衬底的 <11-20> 方向所形成的角度至多为 5°。 因此， 与第一正面为 {0001} 面相比， 可以提高所述第一正面的沟道迁移率。
优选地， 通过切片形成所述第一单晶衬底的所述第一背面。 具体来讲， 所述第一背 面是通过切片而此后不经历抛光形成的。因此， 第一背面具有起伏。当通过升华在第一背 面上设置支撑部时， 起伏的凹部中的空间可以被用作其中累积升华气体的间隙。
本发明的效果
如从以上描述中明显的， 本发明提供不太会发生翘曲的碳化硅衬底， 其具有彼此 接合的支撑部和单晶衬底。附图说明
图 1 是示意性示出根据本发明实施例 1 的碳化硅衬底的结构的平面图。 图 2 是沿着图 1 中的 II-II 线截取的示意性横截面图。 图 3 是示意性示出根据本发明实施例 1 的碳化硅衬底的制造方法的第一步骤的横截面图。 图 4 是图 3 的局部放大图。
图 5 是示意性示出根据本发明实施例 1 的碳化硅衬底的制造方法的第二步骤处、 通过升华造成的材料移动方向的局部横截面图。
图 6 是示意性示出根据本发明实施例 1 的碳化硅衬底的制造方法的第二步骤处、 通过升华造成的间隙移动方向的局部横截面图。
图 7 是示意性示出根据本发明实施例 1 的碳化硅衬底的制造方法的第二步骤处、 通过升华造成的空洞移动方向的局部横截面图。
图 8 是示意性示出根据本发明实施例 2 的碳化硅衬底的结构的横截面图。
图 9 是示意性示出根据本发明实施例 3 的碳化硅衬底的结构的横截面图。
图 10 是示意性示出根据本发明实施例 4 的碳化硅衬底的结构的横截面图。
图 11 是示意性示出根据本发明实施例 4 的变形形式的碳化硅衬底的制造方法中 的步骤的横截面图。
图 12 是示意性示出根据本发明实施例 5 的碳化硅衬底的结构的横截面图。
图 13 是示意性示出根据本发明实施例 6 的碳化硅衬底的结构的横截面图。
图 14 是示意性示出根据本发明实施例 7 的半导体器件的结构的局部横截面图。
图 15 是代表根据本发明实施例 7 的半导体器件的制造方法的示意性流程图。
图 16 是示意性示出根据本发明实施例 7 的半导体器件的制造方法的第一步骤的 局部横截面图。
图 17 是示意性示出根据本发明实施例 7 的半导体器件的制造方法的第二步骤的 局部横截面图。
图 18 是示意性示出根据本发明实施例 7 的半导体器件的制造方法的第三步骤的 局部横截面图。
图 19 是示意性示出根据本发明实施例 7 的半导体器件的制造方法的第四步骤的 局部横截面图。
具体实施方式
以下， 将参照附图来描述本发明的实施例。
[ 实施例 1]
参照图 1 和图 2， 根据本实施例的碳化硅衬底 81 具有支撑部 30 和衬底区域 R1。 衬 底区域 R1 具有单晶衬底 11 至 19 以及空间 ( 空间部 )GP。空间部 GP 具有填充部 20。衬底 区域 R1 和支撑部 30 具有桥接其间界面的空洞 V1。具体来讲， 空洞 V1 具有在衬底区域 R1 中包括的空洞 V1a 和在支撑部 30 中包括的空洞 V1b。当从二维角度观察时， 空洞 V1 位于单 晶衬底 11 至 19 中的每个单晶衬底之间的边界处。另外， 支撑部 30 在其内具有空洞 Vc。单晶衬底 11( 第一单晶衬底 ) 具有彼此相反的第一正面 F1 和第一背面 B1 以及第 一侧面 S1， 并且第一侧面 S1 连接第一正面 F1 和第一背面 B1。单晶衬底 12( 第二单晶衬 底 ) 具有彼此相对的第二正面 F2 和第二背面 B2 以及第二侧面 S2， 第二侧面 S2 连接第二正 面 F2 和第二背面 B2。 第一单晶衬底和第二单晶衬底被布置成使得第一侧面 S1 和第二侧面 S2 彼此面对且其间具有空间 GP。第一侧面和第二侧面之间的最短距离优选地至多为 5mm， 更优选地至多为 1mm， 进一步优选地至多为 100μm， 并且最优选地至多为 10μm。
单晶衬底 11 至 19 中的每个单晶衬底的正面优选地具有 {03-38} 的面取向。 然而， 注意的是， 可以将 {0001}、 {11-20} 或 {1-100} 作为面取向。另外， 还可以使用与以上提及 的每个面取向偏离几度的面。
填充部 20 填充空间 GP 中的一部分， 以连接第一正面 F1 和第二正面 F2。由于如图 2 所示的空间 GP 具有相对大的空洞 V1a， 因此与单晶衬底 11 至 19 中的每个单晶衬底的孔 隙率 ( 第一孔隙率 ) 相比， 其具有更高的孔隙率 ( 第二孔隙率 )。
支撑部 30 接合到单晶衬底 11 至 19 中的每个单晶衬底， 例如， 接合到第一背面 B1 和第二背面 B2 中的每个。 支撑部 30 具有例如盘形， 其直径优选地至少为 50mm， 并且更优选 地至少为 150mm。 支撑部 30 中的每单位体积的空洞数目大于单晶衬底 11 至 19 中的每个单晶衬底 中的每单位体积的空洞数目。 优选地， 支撑部 30 中的每单位体积的空洞数目为至少 10cm-3。 这里， 空洞数目是指具有特定体积或更大体积的空洞的数目， 并且所述体积是例如 1μm。
另外， 单晶衬底 11 至 19 中的每个单晶衬底的位错密度小于支撑部 30 的位错密 度。具体来讲， 在单晶衬底 11 至 19 中的晶体质量高于支撑部 30 中的晶体质量。
优选地， 单晶衬底 11 至 19 中的每个单晶衬底具有作为每单体体积的杂质浓度的 第一浓度， 并且支撑部 30 具有作为每单位体积的杂质浓度的第二浓度。第二浓度高于第一 浓度。
接着， 将描述制造碳化硅衬底 81 的方法。为了便于描述， 以下， 可能仅提及在单晶 衬底 11 至 19 之中的单晶衬底 11 和 12。然而， 注意的是， 以与单晶衬底 11 和 12 相同的方 式处理单晶衬底 13 至 19。
参照图 3 和图 4， 准备支撑部 30、 单晶衬底 11 至 19、 即单晶衬底组 10 以及加热设 备。加热设备具有第一加热体 91 和第二加热体 92、 隔热容器 40、 加热器 50 和加热器电源 150。隔热容器 40 由隔热性质高的材料形成。例如， 加热器 50 是电气电阻型加热器。第一 加热体 91 和第二加热体 92 从加热器 50 吸收辐射热， 以达到对支撑部 30 和单晶衬底组 10 进行加热的功能。例如， 第一加热体 91 和第二加热体 92 由具有低孔隙率的石墨形成。
此后， 第一加热体 91、 单晶衬底组 10、 支撑部 30 和第二加热体 92 按此次序堆叠布 置。具体来讲， 首先， 单晶衬底 11 至 19 在第一加热体 91 上布置成矩阵。以举例的方式， 单晶衬底 11 和 12 被布置成使得第一侧面 S1 和第二侧面 S2 彼此面对且其间具有空间 GP。 然后， 在单晶衬底组 10 的表面上放置支撑部 30。此后， 在支撑部 30 上放置第二加热体 92。 此后， 第一加热体、 单晶衬底组 10、 支撑部 30 和第二加热体 92 接连堆叠地容纳在设置有加 热器 50 的隔热容器 40 内。
接着， 将隔热容器 40 中的气氛设定成降低的压力气氛。将气氛的压力设定成高于 -1 10 Pa 并低于 104Pa。
上述气氛可以是惰性气体气氛。可以使用诸如 He 或 Ar 的稀有气体、 氮气或者稀 有气体和氮气的混合气体作为惰性气体。 当使用的是混合气体时， 氮气的比率为例如 60％。 隔热容器 40 内的压力优选地至多为 50kPa， 并且更优选地至多为 10kPa。
此后， 用加热器 50， 通过第一加热体 91 和第二加热体 92， 将单晶衬底组 10 和支撑 部 30 加热至引起升华和再结晶反应的温度。 通过进行加热以产生温度差异， 使得支撑部 30 的温度变得高于单晶衬底组 10 的温度。
参照图 5， 在以上提及的加热步骤的开始， 简单地将支撑部 30 放置在单晶衬底 11 和 12 中的每个上并且不与之接合。因此， 在单晶衬底 11 和 12 的背面 ( 图 5 中的上表面 ) 中的每个与支撑部 30， 存在小间隙 GQ。另外， 如上所述， 在单晶衬底 11 和 12 之间， 形成空 间 GP。具体来讲， 如果单晶衬底 11 和 12 的背面是通过切片形成的， 也就是说， 通过切片而 不经历抛光形成的， 则在背面上存在起伏。因此， 通过起伏的凹部中的空间， 可以容易地并 且可靠地提供合适尺寸的间隙。
当使支撑部 30 的温度高于如上所述的单晶衬底 11 和 12 中的每个的温度时， 在间 隙 GQ 中因为升华而出现材料移动， 如箭头 Mc 所指示的。另外， 因为升华而发生材料从支撑 部 30 移动到空间 GP， 如箭头 Mb 所指示的。另外， 因为空间 GP 中的升华而发生材料如箭头 Ma 所指示地从单晶衬底 11 和 12 中的每个的背面侧 ( 图中的上侧 ) 移动到正面侧 ( 图中的 下侧 )。 另外， 参照图 6， 图 5 中由箭头 Ma 至 Mc 指示的材料移动对应于图 6 中由箭头 H1a 至 H1c 指示的空间 GP 和间隙 GQ 中腔体的腔体移动。这里， 间隙 GQ 的高度 ( 图中垂直方向 上的尺寸 ) 在面中发生显著变化， 并且因为存在这个变化， 所以与间隙 GP 相对应的腔体移 动的速度在面中发生显著变化。
另外， 参照图 7， 因为存在这种变化， 所以与间隙 GQ( 图 6) 相对应的腔体不能在保 持其形状的情况下移动， 并且替代地， 产生多个空洞 Vc( 图 7)。
另外， 通过与箭头 H1a 和 H1b 指示相对应的空间 GP( 图 6) 的腔体移动， 填充一部 分空间 GP 的填充部 20 被形成为连接第一正面 F1 和第二正面 F2。结果， 产生由空洞 V1b 和 空洞 V1a 组成的空洞 V1， 空洞 V1b 位于支撑部 30 中面对空间 GP( 图 7)， 空洞 V1a 被设置在 空间 GP( 图 7) 中。
随着加热继续进行， 空洞 V1a、 V1b 和 Vc 分别如箭头 H2a、 H2b 和 H2c 所指示地移 动。因此， 得到图 2 所示的碳化硅衬底 81。
根据本实施例， 由于单晶衬底 11 至 19 中的每个单晶衬底的位错密度小于支撑部 30 的位错密度， 因此可以使碳化硅衬底的晶体质量特别高于单晶衬底 11 至 19 中的每个单 晶衬底的晶体质量。另外， 由于碳化硅衬底中的应力由于空洞 V1 和 Vc 而减轻， 因此可以减 少碳化硅衬底 81 的翘曲。
另外， 支撑部 30 中的每单位体积的空洞数目大于单晶衬底 11 至 19 中的每个单晶 衬底中的每单位体积的空洞数目。 因此， 可以确保提供足够大量的空洞以减轻应力， 这是通 过增大支撑部 30 中的空洞数目、 同时控制单晶衬底 11 至 19 中的每个单晶衬底中的空洞数 目来实现的。因此， 可以减少碳化硅衬底 81 的翘曲而不会劣化单晶衬底 11 至 19 的质量。
另外， 由于形成了第一正面 F1 和第二正面 F2( 图 2)， 因此， 可以使碳化硅衬底 81 的表面面积大于当只形成了第一正面 F1 时的表面面积。
另外， 空间 GP 具有部分填充空间 GP 的填充部 20， 以连接第一正面 F1 和第二正面 F2。因此， 可以防止在空间 GP 中沉积外来物质。
另外， 由于空间 GP 的孔隙率 ( 第二孔隙率 ) 高于单晶衬底 11 的孔隙率 ( 第一孔 隙率 )， 因此填充部 20 更容易发生变形。 这意味着， 可以通过填充部 20 容易地减小应力， 并 因此可以进一步减小碳化硅衬底 81 的翘曲。优选地， 使空间 GP 的孔隙率高于其他单晶衬 底 12 至 19 中的每个单晶衬底的孔隙率。
优选地， 单晶衬底 11 具有作为每单位体积的杂质浓度的第一浓度， 并且支撑部 30 具有作为每单位体积的杂质浓度的第二浓度。第二浓度高于第一浓度。因此， 可以使支撑 部 30 的电气电阻变低。
优选地， 支撑部 30 中的每单位体积的空洞数目为至少 10cm-3。因此， 可以进一步 减少碳化硅衬底 81 的翘曲。
优选地， 以上提及的空洞数目代表具有的体积至少为 1μm3 的空洞的数目。因此， 可以进一步减少碳化硅衬底 81 的翘曲。
优选地， 单晶衬底 11 至 19 中的每个单晶衬底具有 4H 多型的 SiC 晶体结构。 因此， 可以得到适于制造功率半导体的碳化硅衬底 81。
优选地， 为了防止碳化硅衬底 81 出现裂缝， 在碳化硅衬底 81 中， 使支撑部 30 与单 晶衬底 11 至 19 之间的热膨胀系数差异尽可能小。因此， 可以进一步减少碳化硅衬底 81 的 翘曲。为此， 例如， 支撑部 30 可以适于具有的晶体结构与单晶衬底 11 至 19 的晶体结构相 同。
优选地， 使热处理之前准备的单晶衬底组 10 中的每个单晶衬底 ( 图 4) 和支撑部 30 的面内厚度变化尽可能小。以举例的方式， 该变化限于最多为 10μm。
在热处理之前准备的支撑部 30 的电气电阻被设定成优选地低于 50mΩ·cm 并且 更优选地低于 10mΩ·cm。
将碳化硅衬底 81 的支撑部 30 的杂质浓度优选地设定为至少 5×1018cm-3， 并且更 20 -3 优选为至少 1×10 cm 。当使用如此的碳化硅衬底 81 制造诸如垂直型 MOSFET( 金属氧化 物场效应晶体管 ) 的垂直型半导体器件时， 可以减小垂直型半导体器件的导通电阻， 在所 述垂直型半导体器件中， 使电流在垂直方向上流动。
碳化硅衬底 81 的平均电气电阻优选地至多为 5mΩ·cm， 并且更优选地， 至多为 1mΩ·cm。
优选地， 碳化硅衬底 81 的厚度 ( 图 2 中的垂直方向上的尺寸 ) 为至少 300μm。
优选地， 第一正面 F1 相对于 {0001} 面具有的偏离角至少为 50°且至多为 65°。 因此， 与第一正面为 {0001} 面时相比， 可以改进第一正面 F1 处的沟道迁移率。更优选地， 满足以下第一条件或第二条件中的任一个。
在第一条件下， 第一正面 F1 的偏离取向与单晶衬底 11 的 <1-100> 方向所形成的 角度至多为 5°。 更优选地， 在单晶衬底 11 的 <1-100> 方向上， 第一正面 F1 相对于 {03-38} 面的偏离角至少为 -3°且至多为 5°。
在第二条件下， 第一正面 F1 的偏离取向和单晶衬底 11 的 <11-20> 方向形成的角 度至多为 5°。
虽然以上已描述单晶衬底 11 的第一正面 F1 的优选取向， 但是对于剩余的单晶衬底 12 至 19 中的每个单晶衬底的表面取向， 同样如此。
( 实施例 2)
主要参照图 8， 根据本实施例的碳化硅衬底 82 没有空洞 V1b( 图 2)。可以通过形 成填充部 20 得到碳化硅衬底 82， 形成填充部 20 主要是通过箭头 Ma( 图 5) 指示的材料移动 而基本上没有箭头 Mb( 图 5) 指示的材料移动。
除了这点外， 结构与上述实施例 1 的结构基本上相同。因此， 用相同的附图标记表 示相同或相应的元件， 并且将不再重复对其的描述。本实施例还获得与实施例 1 所获得的 效果相似的效果。
( 实施例 3)
主要参照图 9， 根据本实施例的碳化硅衬底 83 具有衬底区域 R3 以替代衬底区域 R1( 图 2)。衬底区域 R3 具有被填充部 21 充分填充的空间 GP。另外， 除了空洞 Vc 外， 支撑 部 30 还具有空洞 V2。空洞 V2 仅位于支撑部 30 的内部。可以通过在空洞 V1 进入并且完全 位于支撑部 30 中之前一直继续热处理来得到碳化硅衬底 83。
填充部 21 的材料可以包括例如碳化硅 (SiC)、 硅 (Si)、 粘合剂、 抗蚀剂、 树脂或氧 化硅 (SiO2)。 除了这点外， 结构与上述实施例 1 的结构基本上相同。因此， 用相同的附图标记表 示相同或相应的元件， 并且将不再重复对其的描述。本实施例还获得与实施例 1 所获得的 效果相似的效果。
( 实施例 4)
参照图 10， 根据本实施例的碳化硅衬底 84 具有衬底区域 R4 以替代衬底区域 R1( 图 2)。衬底区域 R4 具有未填充的空间部 GP。在碳化硅衬底 84 中， 可以通过例如由图 中的中心箭头所指示的、 在第一背面 B1 和第二背面 B2 上沉积碳化硅来形成支撑部 30。在 进行这种沉积时形成空洞 Vc。 通过沉积形成的支撑部 30 不是一定会具有单晶结构， 并且其 可以具有多晶结构。
将参照图 11 来描述本实施例的变形形式。在本实施例中， 预先准备具有空洞 Vc 的支撑部 30。 可以使用与实施例 1 的支撑部相类似的支撑部或者多晶体或烧结体作为支撑 部 30。如图中的箭头所指示的， 支撑部 30 的表面和单晶衬底 11 至 13 中的每个单晶衬底的 背面被接合。可以通过加热单晶衬底 11 至 13 中的每个单晶衬底与支撑部 30 之间的界面 来进行这种接合。
除了这点外， 结构与上述实施例 1 的结构基本上相同。因此， 用相同的附图标记表 示相同或相应的元件， 并且将不再重复对其的描述。本实施例还获得与实施例 1 所获得的 效果相似的效果。
( 实施例 5)
参照图 12， 根据本实施例的碳化硅衬底 85 具有衬底区域 R5 以替代衬底区域 R1( 图 2)。衬底区域 R5 仅具有单晶衬底 11， 而不是具有单晶衬底 11 至 19( 图 1)。
除了这点外， 结构与上述实施例 1 的结构基本上相同。因此， 用相同的附图标记表 示相同或相应的元件， 并且将不再重复对其的描述。本实施例还获得与实施例 1 所获得的 效果相似的效果。
( 实施例 6)
参照图 13， 根据本实施例的碳化硅衬底 86 具有衬底区域 R6 以替代衬底区域 R5( 图 12)。衬底区域 R6 除了具有单晶衬底 11 之外还具有单晶衬底 41( 第三单晶衬底 )。 第三单晶衬底 41 接合到单晶衬底 11( 第一单晶衬底 ) 的第一正面 F1。因此， 衬底区域 R6 具有堆叠结构。
( 第七实施例 )
参照图 14， 根据本实施例的半导体器件 100 是垂直型 DiMOSFET( 双注入金属氧 化物半导体场效应晶体管 )， 其具有碳化硅衬底 81、 缓冲层 121、 击穿电压保持层 122、 p区 + + 123、 n 区 124、 p 区 125、 氧化物膜 126、 源电极 111、 上源电极 127、 栅电极 110 和漏电极 112。
在本实施例中， 碳化硅衬底 81 具有 n 型导电性， 并且如实施例 1 中所述， 其具有支 撑部 30 和单晶衬底 11。漏电极 112 设置在支撑部 30 上， 使得支撑部 30 位于漏电极与单 晶衬底 11 之间。缓冲层 121 设置在单晶衬底 11 上， 使得单晶衬底 11 位于缓冲层与支撑部 30 之间。
缓冲层 121 具有 n 型导电性， 并且其厚度为例如 0.5μm。缓冲层 121 中的 n 型导 17 -3 电性杂质的浓度为例如 5×10 cm 。
击穿电压保持层 122 形成在缓冲层 121 上， 并且其由具有 n 型导电性的碳化硅形 成。击穿电压保持层 122 的厚度为 10μm， 并且 n 型导电性杂质的浓度为 5×1015cm-3。 在击穿电压保持层 122 的表面上， 形成彼此间隔开的具有 p 型导电性的多个 p 区 123。在 p 区 123 中， 在 p 区 123 的表面层处形成 n+ 区 124。在靠近 n+ 区 124 的位置处形 成 p+ 区 125。形成氧化物膜 126， 其从一个 p 区 123 上的 n+ 区 124 上方延伸到暴露在两个 p 区 123 之间的击穿电压保持层 122、 另一个 p 区 123 和所述另一个 p 区 123 中的上述 n+ 区 124 的上方。在氧化物膜 126 上形成栅电极 110。另外， 在 n+ 区 124 和 p+ 区 125 上， 形成源 电极 111。在源电极 111 上形成上源电极 127。
在从氧化物膜 126 与半导体层中的每个、 即 n+ 区 124、 p+ 区 125、 p 区 123 和击穿电 压保持层 122 之间的界面开始的 10nm 内的区域中， 氮原子的最高浓度至少为 1×1021cm-3。 因此， 可以提高尤其氧化物膜 126 下方的沟道区域 (p 区 123 中与位于 n+ 区 124 和击穿电 压保持层 122 之间的氧化物膜 126 接触的部分 ) 处的迁移率。
接着， 将描述制造半导体器件 100 的方法。虽然图 16 至图 19 中示出仅在单晶衬 底 11 至 19( 图 1) 之中的单晶衬底 11 附近进行的处理步骤， 但是在单晶衬底 12 至 19 中的 每个单晶衬底附近执行类似的处理步骤。
首先， 在衬底准备步骤 ( 步骤 S110 ： 图 15) 中， 准备碳化硅衬底 81( 图 1 和图 2)。 碳化硅衬底 81 具有 n 型导电性。
参照图 16， 在外延层形成步骤 ( 步骤 S120 ： 图 15) 中， 采用以下方式来形成缓冲层 121 和击穿电压保持层 122。
首先， 在碳化硅衬底 81 的单晶衬底 11 的表面上， 形成缓冲层 121。缓冲层 121 形 成在具有 n 型导电性的碳化硅上， 并且以举例的方式， 其是厚度为 0.5μm 的外延层。另外， 17 -3 缓冲层 121 中的导电杂质的浓度为例如 5×10 cm 。
接着， 在缓冲层 121 上形成击穿电压保持层 122。具体来讲， 通过外延生长来形成 由具有 n 型导电性的碳化硅形成的层。例如， 击穿电压保持层 122 的厚度为 10μm。击穿电 压保持层 122 中的 n 型导电杂质的浓度为例如 5×1015cm-3。
参照图 17， 在注入步骤 ( 步骤 S130 ： 图 15) 处， 采用以下方式来形成 p 区 123、 n+ 区 124 和 n+ 区 125。
首先， 将 p 型杂质选择性地引入到击穿电压保持层 122 的一部分， 使得形成 p 区 + 123。接着， 将 n 型导电杂质选择性地引入到指定区域， 以形成 n 区 124， 并且将 p 型导电杂 + 质选择性地引入到指定区域， 以形成 p 区 125。使用由例如氧化物膜形成的掩模来进行选 择性引入杂质。
在如此的注入步骤之后， 进行激活退火处理。以举例的方式， 在氩气气氛中、 在 1700℃的加热温度处退火 30 分钟。
参照图 18， 执行栅绝缘膜形成步骤 ( 步骤 S140 ： 图 15)。具体来讲， 形成氧化物膜 + + 126 以覆盖击穿电压保持层 122、 p 区 123、 n 区 124 和 p 区 125。可以通过干法氧化 ( 热 氧化 ) 来形成膜。例如， 用于进行干法氧化的条件为 ： 加热温度为 1200℃且加热时间为 30 分钟。
此后， 进行氮气退火步骤 ( 步骤 S150)。 具体来将， 在一氧化氮 (NO) 气氛中进行退 火。例如， 用于进行这个工艺的条件为 ： 加热温度为 1100℃且加热时间为 120 分钟。结果， + 在击穿电压保持层 122、 p 区 123、 n 区 124 和 p+ 区 125 中的每个与氧化物膜 126 之间的界 面附近引入氮原子。 在使用一氧化氮进行退火步骤之后， 可以使用氩 (Ar) 气作为惰性气体进行退火。 例如， 用于这个工艺的条件是 ： 加热温度为 1100℃且加热时间为 60 分钟。
参照图 19， 通过电极形成步骤 ( 步骤 S160 ： 图 15)， 采用以下方式来形成源电极 111 和漏电极 112。
首先， 使用光刻法， 在氧化物膜 126 上形成具有图案的抗蚀剂膜。使用抗蚀剂膜作 为掩模， 通过蚀刻来去除氧化物膜 126 位于 n+ 区 124 和 p+ 区 125 上的部分。因此， 在氧化 + + 物膜 126 中形成开口。接着， 导电膜被形成为接触开口中的 n 区 124 和 p 区 125 中的每 个。然后， 去除抗蚀剂膜， 由此去除 ( 剥离 ) 导电膜的位于抗蚀剂膜上的部分。导电膜可以 是金属膜， 并且以举例的方式， 其由镍 (Ni) 形成。作为该剥离的结果， 形成源电极 111。
这里， 优选地执行用于合金的热处理。 通过举例的方式， 在作为惰性气体的氩 (Ar) 气气氛中、 950℃的加热温度处进行热处理 2 分钟。
再次参照图 14， 在源电极 111 上形成上源电极 127。另外， 在碳化硅衬底 81 的背 面上形成漏电极 112。在氧化物膜 126 上形成栅电极 110。通过上述步骤， 得到半导体器件 100。
注意的是， 可以使用与本实施例具有相反导电类型、 即 p 型和 n 型颠倒的结构。
另外， 用于制造半导体器件 100 的碳化硅衬底不限于根据实施例 1 的碳化硅衬底 81， 并且其可以是碳化硅衬底 82 至 86( 实施例 2 至 6) 中的任一个。
另外， 虽然将垂直型 DiMOSFET 描述为实例， 但可以使用根据本发明的半导体衬底 制造其他半导体器件。例如， 可以制造 RESURF-JFET( 减小的表面场 - 结型场效应晶体管 ) 或肖特基二极管。
实例
将具有的直径为 100mm、 厚度为 300μm、 多型 4H、 面取向为 (03-38)、 n 型杂质浓 20 -3 4 -2 15 -1 度为 1×10 cm 、 微管密度为 1×10 cm 且堆叠差错密度为 1×10 cm 的碳化硅晶片准备
作为支撑部 30( 图 3)。将具有 20×20mm 的正方形形状、 厚度为 300μm、 多型 4H、 面取向为 19 -3 -2 (03-38)、 n 型杂质浓度为 1×10 cm 、 微管密度为 0.2cm 且堆叠差错密度为 1cm-1 的碳化 硅晶片准备作为单晶衬底组 10 中的每个单晶衬底， 也就是说， 单晶衬底 11 至 19( 图 1) 中 的每个单晶衬底。另外， 将石墨片准备作为第一加热体 91 和第二加热体 92 中的每个。
单晶衬底 11 至 19 在第一加热体 91 上被布置成矩阵。在单晶衬底组 10 上， 放置 支撑部 30。然后， 将第二加热体 92 放置在支撑部 30 上。以此方式， 准备由第一加热体 91、 单晶衬底组 10、 支撑部 30 和第二加热体 92 组成的堆叠体。
上述的堆叠体被容纳在加热设备的隔热容器 40( 图 3) 中。接着， 将隔热容器 40 中的气氛设定为 1Pa 压力的氮气气氛。此后， 通过加热器 50 将隔热容器 40 中的温度加热 至大约 2100℃。这里， 通过加热器 50 进行加热， 与第一加热体 91 相比， 加热器 50 的位置更 靠近第二加热体 92。结果， 使第二加热体 92 的温度高于第一加热体 91。因此， 使面对第一 加热体 91 的单晶衬底组 10 的温度低于面对第二加热体 92 的支撑部 30 的温度。这种状态 保持 24 小时， 以获得热处理。结果， 得到碳化硅衬底 81( 图 1、 图 2)。
碳化硅衬底 81 的支撑部 30 的每单位体积的空洞数目为 10cm-3 或更高。另外， 支 20 -3 撑衬底 30 中的杂质浓度为 5×10 cm 。具体来讲， 使热处理后的支撑部 30 的杂质浓度高 20 -3 于热处理前的值 1×10 cm 。这是因为考虑到支撑部 30 吸收上述气氛中的氮。
用 SEM( 扫描电子显微镜 ) 检测碳化硅衬底 81 的横截面， 并且发现在热处理前已 经存在于单晶衬底 11 和支撑部 30 之间的界面处的间隙 GQ( 图 5) 基本上消失。
在本实施中， 使单晶衬底 11 的温度低于热处理中的支撑部 30 的温度， 同时在没有 这种温度差异的情况下进行热处理的实验。 结果， 发现与本发明的实例相比， 留下了更多间 隙 GQ。
作为本发明实例的另外的样品， 通过与上述相同的方法， 针对面取向 (0001) 和 (03-38) 中的每个， 制造直径为 50mm、 75mm、 100mm、 125mm 和 150mm 的碳化硅衬底。 作为对比 例， 准备由与以上提及的尺寸相对应的单晶形成的衬底。这些衬底中的每个经历离子注入 和激活退火。 用于激活退火的条件是 ： 气氛是 Ar 气氛 ； 压力为 90kPa ； 热增加速率为 100℃ / min ； 温度为 1800℃ ； 并且保持时间为 30 分钟。
测量以上述方式得到的每个衬底的翘曲。结果在表 1 中示出。
[ 表 1]
这些结果表明， 在本发明的样品中， 衬底的翘曲可以进一步减少。 另外， 测量每个衬底发生破裂的可能性。结果如表 2 中所示。 [ 表 2]这些结果表明， 在本发明的样品中， 可以减小破裂的可能性。
虽然在以上实例中 Ar 气氛用于激活退火， 但是当使用诸如 He 或 N2 气体气氛的其 他惰性气体气氛时观察到类似结果。
研究碳化硅衬底 81 的支撑部中的每单位体积的空洞数目与衬底翘曲之间的相关 性。发现， 每单位体积的空洞数目越少， 衬底的翘曲越大。另外发现， 当每单位体积具有 3 -3 1μm 或更大体积的空洞的数目小于 10cm 。
这里已描述的实施例只是实例并且不应该被理解为是限制性的。 本发明的范围由 每个权利要求结合适当考虑对实施例的书面描述来确定， 并且本发明的范围包含权利要求 中语言的含义内且等价于权利要求中语言的修改。
对附图标记的描述
11 单晶衬底 ( 第一单晶衬底 )、 12 单晶衬底 ( 第二单晶衬底 )、 13-19 单晶衬底、 20 填充部、 30 支撑部、 41 单晶衬底 ( 第三单晶衬底 )、 81-86 碳化硅衬底、 91 第一加热体、 92 第 二加热体、 100 半导体器件、 R1、 R3-R6 衬底区域。