可降低电阻的双向无引脚半导体封装结构.pdf

本发明提供一种可降低电阻的双向无引脚半导体封装结构，包括导线架、芯片及封装胶体，其中导线架具有一个与漏极引脚整合的芯片焊垫、一个源极引脚焊区及一个门极引脚焊区，且源极引脚焊区与门极引脚焊区的面积加大；芯片与芯片焊垫相连接，其源极焊区与源极引脚焊相连接，门极焊区与门极引脚焊区连接；而封装胶体至少部分包覆芯片、漏极引脚、门极引脚焊区及源极引脚焊区。

1.  一种双向无引脚半导体封装结构，其特征在于包括以下部分：
导线架，所述的导线架具有一个与漏极引脚整合的芯片焊垫，一个源极引脚焊区及一个门极引脚焊区，所述的源极引脚焊区及所述的门极引脚焊区的面积加大；
芯片，所述的芯片与该芯片焊垫相连接，所述芯片的源极焊区连接至该源极引脚焊区，门极焊区连接至该门极引脚焊区；
封装胶体，至少部分包覆所述的芯片、漏极引脚、门极引脚焊区及源极引脚焊区。

2.  如权利要求1所述的双向无引脚半导体封装结构，其特征在于，所述芯片的源极焊区通过至少21条源极引线连接至所述的源极引脚焊区。

3.  如权利要求2所述的双向无引脚半导体封装结构，其特征在于，所述的源极引线的材质为金。

4.  如权利要求2所述的双向无引脚半导体封装结构，其特征在于，所述的源极引线的材质为铜。

5.  如权利要求1所述的双向无引脚半导体封装结构，其特征在于，所述的漏极引脚、门极引脚焊区及源极引脚焊区设置于离所述封装胶体边缘一定间距的位置上。

6.  如权利要求5所述的双向无引脚半导体封装结构，其特征在于，所述的漏极引脚、门极引脚及源极引脚设置于靠近该封装胶体边缘的位置上。

7.  如权利要求1所述的双向无引脚半导体封装结构，其特征在于，所述的漏极引脚、门极引脚及源极引脚外露于所述封装胶体的边缘或底面。

8.  如权利要求1所述的双向无引脚半导体封装结构，其特征在于，所述的导线架是电镀的。

9.  如权利要求1所述的双向无引脚半导体封装结构，其特征在于，所述的导线架进一步包括四个漏极引脚。

10.  如权利要求1所述的双向无引脚半导体封装结构，其特征在于，所述的芯片是金属氧化物半导体场效应晶体管芯片。

11.  如权利要求10所述的双向无引脚半导体封装结构，其特征在于，所述的芯片是共漏极的金属氧化物半导体场效应晶体管芯片。

12.  一种双向无引脚半导体封装结构的制造方法，其特征在于包括下列步骤：
形成导线架，所述的导线架具有一个与漏极引脚整合的芯片焊区，一个门极引脚焊区及一个源极引脚焊区，且所述的门极引脚焊区及所述的源极引脚焊区的面积加大；
连接一芯片与该芯片焊区；
将所述芯片的源极焊区连接至该源极引脚焊区；
将所述芯片的门极焊区连接至该门极引脚焊区；
封装所述的芯片、漏极引脚、门极引脚焊区及源极引脚焊区。

13.  如权利要求12所述的一种双向无引脚半导体封装结构的制造方法，其特征在于，所述的芯片源极焊区连接至源极引脚门极引脚结合区，所述的源极引脚焊区包括使用至少21条源极引线。

14.  如权利要求13所述的一种双向无引脚半导体封装结构的制造方法，其特征在于，所述的源极引线的材质是金。

15.  如权利要求13所述的一种双向无引脚半导体封装结构的制造方法，其特征在于，所述的源极引线的材质是铜。

16.  如权利要求12所述的一种双向无引脚半导体封装结构的制造方法，其特征在于，所述的封装所述芯片、漏极引脚、门极引脚门极引脚焊区、源极引脚焊区及该源极引脚门极引脚焊区，源极引脚焊区的步骤包括设置所述芯片、漏极引脚、门极引脚门极引脚焊区、源极引脚焊区、源极引脚门极引脚焊区及源极引脚焊区于距离所述封装胶体边缘一定距离的位置上。

17.  一种双向无引脚之共漏极芯片半导体封装结构，其特征在于包括以下部分：
导线架，所述的导线架具有一个与漏极引脚整合的芯片焊垫，第一与第二源极引脚焊区，第一与第二门极引脚焊区，所述的第一与第二源极引脚焊区及所述的第一与第二门极引脚焊区的面积加大；
一对共漏极芯片与所述的芯片焊垫连接，第一芯片源极焊区连接至所述的第一源极引脚焊区，第二芯片源极焊区连接至所述的第二源极引脚焊区，第一芯片门极焊区连接所述的第一门极引脚焊区，第二芯片门极焊区连接所述的第二门极引脚焊区；
封装胶体，所述的封装胶体至少部分包覆所述的一对共漏极芯片、漏极引脚、第一与第二门极引脚焊区，第一与第二源极引脚焊区。

18.  如权利要求17所述的双向无引脚之共漏极芯片半导体封装结构，其特征在于，所述的第一源极引脚焊区及所述的第一门极引脚焊区设置于所述导线架的第一侧，第二源极引脚设置于该导线架的相对的另一侧。

19.  如权利要求17所述的双向无引脚之共漏极芯片半导体封装结构，其特征在于，所述的第一源极与第二源极引脚焊区设置于所述导线架的第一侧，第一门极与第二门极引脚焊区设置于该导线架的相对的另一侧。

20.  如权利要求17所述的双向无引脚之共漏极芯片半导体封装结构，其特征在于，所述的第一与第二源极引脚焊区及第一门极引脚焊区设置于所述导线架的第一侧，第二源极引脚焊区设置于该导线架的相对的另一侧。

21.  一种双向无引脚之共漏极芯片半导体封装结构，包括：
导线架，所述的导线架具有与第一和第二漏极引脚整合的第一与第二芯片焊垫，第一与第二源极引脚焊区，第一与第二门极引脚焊区，且所述的第一与第二源极引脚焊区及所述的第一与第二门极引脚焊区的面积加大；
第一共漏极芯片与所述的第一芯片焊垫连接，第二共漏极芯片与所述的第二芯片焊垫连接，所述的第一芯片源极焊区连接至该第一源极引脚焊区，第二芯片源极焊区连接至该第二源极引脚焊区，第一门极焊区连接至该第一门极引脚焊区，第二门极焊区连接至该第二门极引脚焊区；
封装胶体，所述的封装胶体至少部分包覆所述的第一与第二共漏极芯片，第一与第二漏极引脚，第一与第二门极引脚焊区及第一与第二源极引脚焊区。

可降低电阻的双向无引脚半导体封装结构
技术领域
本发明涉及一种半导体封装结构，特别涉及一种具有低电阻及较佳热性能的双向无引脚扁平(Dual Flat Non-Leaded，DFN)半导体封装结构及其制造方法。
背景技术
本发明是申请日为01/05/2005美国专利申请“Dual Flat Non-LeadedSemiconductor Package”，案号11/029,653的部分接续案，其所公开的内容合并描述于本发明中。
四向无引脚扁平(Quad Flat Non-Leaded，QFN)半导体封装系为一熟知技术，广泛地使用于大量接脚输出的集成电路(IC)封装应用上。例如美国专利申请公报第2002/0177254号之“Semiconductor Package and Method forMaking the Same”即公开了一种QFN半导体封装结构。所公开的半导体封装结构系具有一组连接衬垫及一个内嵌式芯片。连接衬垫至少部分封装芯片容置区域。在芯片容置区域中设置有绝缘体，而芯片系连接于绝缘体上。芯片具有一组芯片焊垫。一组连接组件连接芯片焊垫到各自相对应的连接衬垫，并以封装胶材来至少部分封装连接衬垫、绝缘体及芯片。连接衬垫及绝缘体暴露表面于封装胶材的外表面。且外露的表面实质上与封装胶材的外表面共平面，其半导体封装结构系如图1A及图1B所示。
在功率金氧半场效晶体管(MOSFET)的应用中，也建议使用DFN半导体封装结构。功率MOSFET应用中主要考虑热与电的性能，电子组件的总电阻Rds(on)包含芯片电阻与封装电阻。其中芯片电阻依用来制造芯片的晶圆制程技术与芯片尺寸而定，而封装电阻则与用来连接内部芯片接合区与外部封装引脚的引线之数量、直径与长度有关，藉由增加引线的数量及/或其尺寸，可大幅降低总电阻Rds(on)。先前技术的QFN封装结构与DFN封装结构均具有高总电阻之缺点。
先前技术的6 x 5mm DFN封装结构700系显示于图7，其中导线架710包含狭窄的源极连接区720与狭窄的门极连接区730，DFN封装结构700的狭窄源极连接区720只允许11条细且短的引线760连接源极引脚735与半导体芯片750，因此无法提供降低的总电阻Rds(on)。
因此，DFN半导体封装结构领域需要电性能与热特性的改进，尤其是一种可提供低电阻与电感以及较佳散热效果的DFN半导体封装结构。
发明内容
本发明的目的之一在于提供一种DFN半导体封装结构，包括线架(leadframe)、芯片及封装胶体。导线架具有与漏极引脚整合的芯片焊垫、源极引脚焊区及门极引脚焊区，且源极引脚焊区与门极引脚焊区面积加大；芯片设置于芯片焊垫上，芯片的源极焊区与源极引脚焊区连接，门极焊区与门极引脚焊区连接；封装胶体至少部分包覆芯片、漏极引脚、门极引脚焊区及源极引脚焊区。
本发明的另一个目的在于提供一种DFN半导体封装结构的制造方法，包括提供一个具有与漏极引脚整合的芯片焊垫、门极引脚焊区及源极引脚焊区的导线架，且源极引脚焊区与门极引脚焊区面积加大；焊接芯片与芯片焊垫，并将芯片的源极焊区连接至源极引脚焊区，芯片的门极焊区连接至门极引脚焊区；以封装胶体包覆芯片、漏极引脚、门极引脚及源极引脚。
本发明的另一个目的在于提供一种DFN共漏极(common-drain)芯片半导体封装结构，包括导线架，该导线架具有与漏极引脚整合的芯片焊垫、第一源极引脚焊区及第二源极引脚焊区，第一门极引脚焊区与第二门极引脚焊区，且第一、第二源极引脚焊区及第一、第二门极引脚焊区面积加大；一对共漏极芯片设置于芯片焊垫上，芯片的第一源极焊区与第一源极引脚焊区连接，第二源极焊区与第二源极引脚焊区连接，第一芯片门极焊区与第一门极引脚焊区连接，第二芯片门极焊区与第二门极引脚焊区连接；封装胶体至少部分包覆共漏极芯片、漏极引脚、第一与第二门极引脚焊区及第一与第二源极引脚焊区。
本发明的另一目的在于提供一种DFN共漏极芯片半导体封装结构，包括导线架，该导线架具有分别与第一、第二漏极引脚整合的第一、第二芯片焊垫，第一及第二源极引脚焊区，第一与第二门极引脚焊区，且第一、第二源极引脚焊区以及第一、第二门极引脚焊区面积加大；第一共漏极芯片设置于第一芯片焊垫上，第二共漏极芯片设置于第二芯片焊垫上，芯片的第一源极焊区与第一源极引脚焊区连接，第二源极焊区与第二源极引脚焊区连接，第一门极焊区与第一门极引脚焊区连接，第二门极焊区与第二门极引脚焊区连接；封装胶体至少部分包覆第一、第二共漏极芯片，第一及第二漏极引脚，第一及第二门极引脚焊区以及第一、第二源极引脚焊区。
以上描述广泛地概述了本发明比较重要的技术特征，其目的在于使后面的详细描述更容易被理解并且使本发明对该技术领域的贡献受到更多的重视。以下将描述本发明的附加特征，并形成附加专利权。
就这方面考虑，在详细解释本发明至少一个具体实例前，要知道本发明不仅限于详细结构的应用，也不仅限于以下所描述或插图里提出的元件排列设置的应用。本发明还能是其他的具体实例，并能用多种方法实行或执行。同样，这里和摘要中使用的措辞和术语仅为描述目的，不应看作是限制性的。
本技术领域的技术人员将会赞同本发明公开基于的理念可用于其他结构、方法和系统设计的基础，并用于执行本发明的几个目的。因此，本发明的权利要求应被视为包括相类似结构，因为它们没有离开本发明的精神和范围。
参考下面的附图、描述和权利要求，将更容易理解本发明的各个方面及其特征和技术优势。
附图说明
图1A为先前技术的半导体封装结构的横切面图。
图1B为第一A图之半导体封装结构的透视图。
图2A为本发明的单芯片封装结构中，具有一芯片及引线连接的导线架的示意图。
图2B为本发明一个实施例的单芯片封装结构中，导线架仰视图。
图3A为本发明一个实施例的单芯片封装结构中，导线架示意图。
图3B为本发明一个实施例的双芯片封装结构中，导线架示意图。
图4为本发明另一个实施例的单芯片封装结构中，具有一芯片及引线连接的导线架示意图。
图5A为本发明一个实施例的单芯片封装结构中，导线架的示意图。
图5B为本发明具有图5A的导线架的一个功率MOSFET封装结构的横切面图。
图6为本发明一个实施例的印刷电路焊板图样的平面图。
图7为先前技术的一个6 x 5mm DFN半导体封装结构示意图。
图8为本发明一个实施例的6 x 5mm DFN半导体封装结构示意图。
图9为本发明一个实施例的2 x 4mm DFN半导体封装结构示意图。
图10为本发明一个实施例的3 x 3mm DFN半导体封装结构示意图。
图11为本发明另一个实施例的3 x 3mmDFN半导体封装结构示意图。
图12为本发明一个实施例的2 x 3mm DFN半导体封装结构示意图。
具体实施方式
本发明公开了一种功率MOSFET之双向无引脚半导体封装结构，该封装结构具有改进的电特征，使用加大的源极连接区以增加直径为2密尔(mil)的源极引线的数量，并且增加封装胶体、源极连接区与源极焊线间的接触区域，使散热效能提升。
如图2A所示，在本发明的一个实施例中，DFN半导体封装结构200通常包括一个导线架210，该导线架210的材质为铜、铝、镍或其它电与热的良导体的，并由金属电镀或其它常见制造方法制成。导线架210包括熔接有漏极引脚260的漏极部220、源极部或引脚230，门极部或引脚240。功率MOSFET芯片250连接于芯片焊垫300(图3A)，漏极部220可包含四个漏极引脚260以提供一个六引脚封装结构。
功率MOSFET芯片250具有一个图案化主动区域，包括源极焊区270与门极焊区280，功率MOSFET芯片250的底部(图中未示)包含漏极焊区。
如图3A所示，漏极部220包括芯片焊垫300并与漏极引脚260整合熔接。当功率MOSFET芯片250的漏极焊区通过导电胶或焊锡接合于芯片焊垫300上时，鉴于漏极部220具有外露底部720(图2B)，故可提供散热路径。
在图2A中，源极引脚230较传统的半导体封装结构中的源极引脚来的大，故可使用较多的源极引线285，源极引线的材质以金或铜较佳。增加源极引线285数量，有利于显著减少半导体封装结构200的电阻。此外，当DFN半导体封装结构200不具有外引脚时，由于较短的源极引脚230、漏极引脚260与门极引脚240的使用，可缩小整体结构的大小，并使得封装结构的电阻与电感值降低。
如图5A及5B所示，封装胶体500包覆导线架210、功率MOSFET芯片250、源极引线285与门极引线290，该封装胶体500是树脂或其它合适材质。漏极引脚260、门极引脚240、源极引脚230与封装胶体500边缘内有一间离。在图6种，用以设置DFN半导体封装结构200的多氯联苯(PCB)焊板图样600包括漏极引脚设置部610间的一个标准间距，以及标准尺寸620。设置漏极引脚260、门极引脚240与源极引脚230距离封装胶体500边缘一定间距(图5A及5B)，可使得装置间的线路缩小，并提高装置密度。
在本发明的另一实施例中，如图2B所示，DFN半导体封装结构700包含源极引脚230、门极引脚240与漏极引脚260，其设置于封装胶体710的边缘。
在本发明的另一实施例中，如图4所示，DFN半导体封装结构400包含一个具有延伸漏极部420的导线架410。延伸漏极部420为八引脚DFN半导体封装结构400提供了六个漏极引脚440。
图3B公开了本发明另一实施例，其中DFN半导体封装结构800包含具有漏极引脚820的第一漏极部810，具有漏极引脚825的第二漏极部815。第一漏极部810包含整合漏极引脚820的第一芯片焊垫830，而第二漏极部815包含整合漏极引脚825的第二芯片焊垫835。第一漏极部810可与第一门极引脚840及第一源极引脚845连结。其中第一源极引脚845具有延伸之表面区域以容纳更多的源极引线；第二漏极部815同样与第二门极引脚850及第二源极引脚855连结。第二源极引脚855亦具有延伸之表面区域以容纳更多的源极引线。第一漏极部810与第二漏极部815可熔接在一起来提供共漏极装置(图中未示)。
图8是本发明另一实施例，一个6 x 5mm的DFN半导体封装结构890包括一个具有面积加大的源极焊区892的导线架891。另外门极焊区893的面积也可增加。在本实施例中，源极焊区892允许使用21条直径为2mil的源极引线，而传统封装结构仅可容纳11条源极引线。
本发明另一实施例如图9所示，一个2 x 5mm的DFN半导体封装结构900包括导线架910，该导线架910包括一对面积加大的源极焊区920a、920b。另外门极焊区930a、930b的面积亦可加大。源极焊区920a与门极焊区930a设置于导线架910的第一短边。而源极焊区920b与门极焊区930b则设置于导线架910的第二短边。导线架910可用于共漏极芯片封装结构，其中MOSFET装置940a、940b可透过半导体基板或导线架910上的芯片焊垫950形成内部连接。源极焊区920a通过引线与第一MOSFET的源极焊垫连接，而源极焊区920b通过引线与第二MOSFET的源极衬垫连接。同样地，门极焊区930a、930b通过引线分别与第一、第二MOSFET的门极焊垫连接。
参考图10，本发明另一实施例为一个3 x 3mm的DFN半导体封装结构1000，包括导线架1010，该导线架1010具有一对面积加大的源极焊区1020a、1020b。另外门极焊区1030a、1030b的面积亦可加大。源极焊区1020a与1020b沿导线架1010的一侧设置，而门极焊区1030a与门极焊区1030b则沿导线架1010的相对的另一侧设置。导线架1010可用于一共漏极芯片封装结构，其中两个MOSFET装置可透过半导体基板或导线架1010上的芯片焊垫1040形成内部连接。源极焊区1020a通过引线与第一MOSFET的源极焊垫连接，而源极焊区1020b通过引线与第二MOSFET的源极衬垫连接。同样地，门极焊区1030a、1030b通过引线分别与第一、第二MOSFET的门极焊垫连接。
本发明另一实施例如图11所示，一个3 x 3mm的DFN半导体封装结构1100包括导线架1110，该导线架1110具有一对面积加大的源极焊区1120a、1120b。门极焊区1130a、1130b的面积亦可加大。源极焊区1120a、1120b沿导线架1110的第一侧设置，与门极焊区1130a任一边同侧；门极焊区1130b则设置于相对的另一侧。导线架1110进一步可包含漏极引脚1140a、1140b，该漏极引脚1140a、1140b设置于门极焊区1130b任一边的相对侧。导线架1110可用于共漏极芯片封装结构，其中两个MOSFET装置可透过半导体基板或导线架1110上的芯片焊垫形成内部连接。源极焊区1120a通过引线与第一MOSFET的源极焊垫连接，而源极焊区1120b通过引线与第二MOSFET的源极衬垫连接。同样地，门极焊区1130a、1130b通过引线分别与第一、第二MOSFET的门极焊垫连接。
本发明另一实施例如图12所示，一个2 x 3mm的DFN半导体封装结构1200包括一导线架1210，其中导线架1210具有一对漏极焊垫1250a、1250b，以及一对相对应的面积加大的源极焊区1220a、1220b。另外门极焊区1230a、1230b的面积亦可加大。导线架1210更包括熔接于漏极焊垫1250a的漏极引脚1240a、1240b，以及熔接于漏极焊垫1250b的漏极引脚1240c、1240d。源极焊区1220a、1220b与门极焊区1230a、1230b沿导线架1210的一较长侧设置，而漏极引脚1240a、1240b、1240c、1240d则设置于导线架1210相对的另一侧。导线架1210可用于共漏极芯片封装结构，其中两个MOSFET装置可透过半导体基板或导线架1210上的芯片焊垫形成内部连接。源极焊区1220a通过引线与第一MOSFET的源极焊垫连接，而源极焊区1220b通过引线与第二MOSFET的源极衬垫连接。同样地，门极焊区1230a、1230b通过引线分别与第一、第二MOSFET的门极焊垫连接。
本发明的DFN半导体封装结构提供一个具有较低电阻、电感值以及较佳散热能力的无引脚半导体封装结构。通过提供源极引脚的延伸表面区域，增加源极引线数量，进而降低封装结构的电阻值与电感值。另外整合的漏极焊垫与漏极引脚则提供一个穿过DFN半导体封装结构底部的散热路径。
以上所述的本发明内容，凡其它未脱离本发明所揭示之精神和范围所完成的修改，仍应包含在以下所述之申请专利范围中。