半导体器件及其制造方法.pdf

本发明提供一种能够通过提高对准标记的可见度来高精度地对半导体芯片和装配衬底进行定位的技术。在构成LCD驱动器的半导体芯片中，标记形成于半导体衬底上方的对准标记形成区域中。标记形成于与集成电路形成区域中的最上层布线(第三层布线)的层相同的层中。然后在标记和围绕标记的背景区域的下层中形成图案。这时，图案P1a形成于与第二层布线的层相同的层中，而图案P1b形成于与第一层布线的层相同的层中。另外，图案P2形成于与栅极电极的层相同的层中，而图案P3形成于与元件隔离区域的层相同的层中。

1.  一种包括半导体芯片的半导体器件：
所述半导体芯片包括：对准标记形成区域，其中对准标记用于当在装配衬底上方装配所述半导体芯片时进行定位；以及其中形成集成电路的集成电路形成区域；
形成于所述对准标记形成区域中的所述对准标记具有：(a)其中形成标记的标记区域；以及(b)围绕所述标记区域的背景区域；
(c)形成于半导体衬底上方的多个元件隔离区域、(d)在由所述元件隔离区域分割的有源区域中形成的MISFET以及(e)在所述半导体衬底上方以及在所述MISFET上方形成的布线形成于所述集成电路形成区域中；以及
所述布线越过多层来形成；以及
在所述布线之中的最上层布线和所述对准标记形成于同一层中，
其中第一图案形成于所述对准标记的所述背景区域的下层中，并且所述第一图案形成于与一层布线的层相同的层中，所述一层布线在所述集成电路形成区域中形成于低于所述最上层布线的下层中。

2.  根据权利要求1所述的半导体器件，
其中在所述对准标记形成区域中所述背景区域的下层中形成的所述第一图案形成于多层中，并且所述第一图案形成于与多层布线的层相同的层中，所述多层布线在所述集成电路形成区域中形成于低于所述最上层布线的下层中。

3.  根据权利要求2所述的半导体器件，
其中第二图案另外形成于所述第一图案的下层中，所述第二图案形成于与所述集成电路形成区域中形成的所述MISFET的栅极电极的层相同的层中。

4.  根据权利要求3所述的半导体器件，
其中第三图案另外形成于所述第二图案的下层中，所述第三图案形成于与所述集成电路形成区域中形成的所述元件隔离区域的层相同的层中。

5.  一种包括半导体芯片的半导体器件，
所述半导体芯片包括用于当在装配衬底上装配所述半导体芯片时进行定位的对准标记，
其中所述对准标记具有(a)其中形成标记的标记区域和(b)围绕所述标记区域的背景区域，而第一图案形成于所述背景区域的下层中。

6.  根据权利要求5所述的半导体器件，
其中所述对准标记形成于所述半导体芯片的所述对准标记形成区域中，而所述第一图案形成于所述背景区域的下层中。

7.  根据权利要求6所述的半导体器件，
其中在所述半导体芯片中还存在其中形成集成电路的集成电路形成区域；
其中(c)形成于半导体衬底上方的多个元件隔离区域、(d)在由所述元件隔离区域分割的有源区域中形成的MISFET、以及(e)在所述半导体衬底上方以及在所述MISFET上方形成的布线形成于所述集成电路形成区域中；以及
其中在所述对准标记形成区域中所述背景区域的下层中形成的所述第一图案形成于与所述集成电路形成区域中形成的所述布线的层相同的层中。

8.  根据权利要求7所述的半导体器件，
其中形成于所述集成电路形成区域中的所述布线越过多层来形成，而在所述对准标记形成区域中所述背景区域的下层中形成的所述第一图案形成于多层中。

9.  根据权利要求8所述的半导体器件，
其中越过多层形成于所述背景区域的下层中的所述第一图案被布置为以平面方式相互重叠。

10.  根据权利要求8所述的半导体器件，
其中越过多层形成于所述背景区域的下层中的所述第一图案被布置为不以平面方式相互重叠。

11.  根据权利要求8所述的半导体器件，
其中所述第一图案由与形成于所述集成电路形成区域中的所述布线的材料相同的材料形成。

12.  根据权利要求11所述的半导体器件，
其中所述第一图案由金属膜形成。

13.  根据权利要求8所述的半导体器件，
其中第二图案另外形成于所述背景区域的下层中，所述第二图案形成于与所述集成电路形成区域中形成的所述MISFET的所述栅极电极的层相同的层中。

14.  根据权利要求13所述的半导体器件，
其中形成于所述背景区域的下层中的所述第二图案由与所述MISFET的所述栅极电极的材料相同的材料形成。

15.  根据权利要求14所述的半导体器件，
其中所述第二图案由多晶硅膜形成。

16.  根据权利要求13所述的半导体器件，
其中第三图案另外形成于所述背景区域的下层中，所述第三图案形成于与所述集成电路形成区域中形成的所述元件隔离区域的层相同的层中。

17.  根据权利要求16所述的半导体器件，
其中形成于所述集成电路形成区域中的所述元件隔离区域具有其中绝缘膜嵌入于所述半导体衬底上形成的槽中的结构，而形成于所述背景区域的下层中的所述第三图案也具有其中绝缘膜嵌入于所述半导体衬底上形成的槽中的结构。

18.  根据权利要求17所述的半导体器件，
其中所述第三图案被布置为不以平面方式与所述第一图案重叠。

19.  根据权利要求6所述的半导体器件，
其中所述第一图案不仅形成于所述背景区域的下层中而且形成于所述标记区域的下层中。

20.  根据权利要求6所述的半导体器件，
其中所述第一图案由点阵图案形成。

21.  根据权利要求8所述的半导体器件，
其中形成于所述标记区域中的所述标记是在所述集成电路形成区域中越过多层形成的所述布线之中的最上层布线的层相同的层中，并且由与所述最上层布线的材料相同的材料形成。

22.  根据权利要求21所述的半导体器件，
其中凸出电极形成于所述集成电路形成区域中的所述最上层布线上方。

23.  根据权利要求22所述的半导体器件，
其中所述半导体芯片和所述装配衬底是通过经由各向异性传导膜使形成于所述半导体芯片中的所述凸出电极与形成于所述装配衬底中的所述布线按压接触来电耦合的。

24.  根据权利要求5所述的半导体器件，
其中所述半导体芯片是用于液晶显示器器件的LCD驱动器。

25.  一种制造半导体器件的方法，所述半导体器件具有：(a)对准标记形成区域，其中对准标记用于当在装配衬底上方装配半导体芯片时进行定位；以及其中形成集成电路的集成电路形成区域，所述对准标记包括其中形成标记的标记区域和围绕所述标记区域的背景区域，所述方法包括以下步骤：
(b)在半导体衬底的所述集成电路形成区域中形成多个元件隔离区域；
(c)在由所述元件隔离区域分割的有源区域中形成MISFET；
(d)在所述集成电路形成区域中以及在所述MISFET上方形成布线；以及
(e)在所述集成电路形成区域中形成最上层布线，并且在所述对准标记形成区域中在与所述最上层布线的层相同的层中形成所述对准标记，
其中所述步骤(d)也在所述对准标记形成区域中所述背景区域的下层中在与形成所述布线的层相同的层中形成第一图案。

26.  根据权利要求25的制造半导体器件的方法，
其中所述步骤(d)在所述集成电路形成区域中越过多层形成多层布线，并且也在所述对准标记形成区域中所述背景区域的下层中在多层中形成所述第一图案。

27.  根据权利要求26的制造半导体器件的方法，
其中所述步骤(c)包括形成所述MISFET的栅极电极的步骤(c1)，并且所述步骤(c1)在所述对准标记形成区域中所述背景的下层中在与所述栅极电极的层相同的层中形成第二图案。

28.  根据权利要求27的制造半导体器件的方法，
其中所述步骤(b)在所述对准标记形成区域中所述背景区域的下层中在与所述元件隔离区域的层相同的层中形成第三图案。

半导体器件及其制造方法
相关申请的交叉引用
本申请要求基于2008年2月14日提交的日本专利申请第2008-32666号的优先权，在此通过引用将其内容结合到本申请中。
技术领域
本发明涉及半导体器件及其制造方法并且更特别地涉及对于应用于驱动液晶显示器单元的LCD(液晶显示器)驱动器及其制造有用的技术。
背景技术
在日本专利特开平第11-330247号(专利文献1)中描述了如下技术，该技术可以当在芯片内形成用于激光微调的对准标记时准确地检测对准标记。具体而言，由SOI衬底制成的半导体衬底的表面至少在对准标记的外围区域中具有相对于法线方向倾斜的锥形部分，并且在锥形部分使激光在与法线方向不同的方向上反射。利用该布置，有可能在对准标记的外围区域中减少激光在半导体衬底的法线方向上的反射，因此对准标记可以准确地区别于它的外围区域。因而推断当在芯片内形成对准标记时也可以准确地进行对准标记的检测。在这一情况下，锥形部分形成于与半导体衬底上方形成元件隔离区域的层相同的层中。
在日本专利特开平第2000-182914号(专利文献2)中描述了提供如下标记的技术，利用该标记可以在将要附加到半导体器件的用于图像识别的对准标记中高精度地稳定识别和检测图像。具体而言，在作为实心铝图案层而形成的十字形标记主体部分的外围区域中形成由铝制成的漫射反射层。作为漫射反射层，可以使用由铝层形成的带形、光栅形或者点阵形精细图案。专利文献2也描述了在下层中的层间绝缘膜中形成具有带形等精细图案的开口并且具有与开口的图案对应的无规律(水平差异)图案的铝层可以用作漫射反射层。在这一情况下，在与标记主体部分的层相同的层中形成十字形标记主体部分的外围区域中形成的漫射反射层。
发明内容
近来，使用液晶作为显示器元件的LCD已经迅速地盛行。LCD由驱动LCD的驱动器控制。LCD驱动器由半导体芯片配置并且装配于例如玻璃衬底上。构成LCD驱动器的半导体芯片具有如下结构，在该结构中多个晶体管和多层布线形成于半导体衬底上方而在它的表面上方形成凸起电极。然后，在表面和玻璃衬底上形成的凸起电极经由各向异性传导膜来耦合。这时，进行定位以便高精度地将半导体芯片上方形成的凸起电极和玻璃衬底上方形成的布线进行耦合。为了定位，称为对准的标记形成于半导体芯片上，并且有可能通过识别对准标记来高精度地检测半导体芯片的位置。例如，十字形标记在与最上方布线的层相同的层中由金属膜形成，并且对准标记具有如下结构，在该结构中十字形标记形成于边约为150μm的正方形背景区域中。通过用相机识别对准标记的位置来进行半导体芯片位置的检测，其中通过利用背景区域与十字形标记之间的对比差异来识别十字形标记。
然而，十字形标记与背景区域之间的对比差异敏感地受到构成标记的金属膜的材料和层间绝缘膜的膜厚度的影响。因而，标记与背景区域之间的对比差异由于在半导体器件的制造工艺中的变化而在不同半导体晶片之间或者在同一半导体晶片的多个芯片区域之间并不均匀，并且产生使检测标记的精度下降的问题。
本发明的一个目的在于提供一种能够通过提高对准标记的可见度对半导体芯片和装配衬底进行定位的技术。
本发明的上述和其它目的以及新颖特征将从本说明书中的以下具体描述和附图中更完全地显现。
在这里将公开的本发明优选实施例之中，下文将简要地概括典型的优选实施例。
根据一个典型实施例的一种半导体器件包括半导体芯片，而该半导体芯片包括：对准标记形成区域，其中对准标记用于当在装配衬底上方装配半导体芯片时进行定位；以及其中形成集成电路的集成电路形成区域。在这一情况下，形成于对准标记形成区域中的对准标记具有：(a)其中形成标记的标记区域；以及(b)围绕标记区域的背景区域。另一方面，(c)形成于半导体衬底上方的多个元件隔离区域、(d)在由元件隔离区域分割的有源区域中形成的MISFET以及(e)在半导体衬底上方以及在MISFET上方形成的布线形成于集成电路形成区域中。布线越过多层来形成，而在布线之中的最上层布线和对准标记形成于同一层中。这里，该实施例的特征在于第一图案形成于对准标记的背景区域的下层中并且第一图案形成于与如下一层布线的层相同的层中，该一层布线在集成电路形成区域中形成于低于最上层布线的下层中。
根据一个典型实施例的一种制造半导体器件的方法涉及一种制造半导体器件的方法，该半导体器件具有：(a)对准标记形成区域，其中对准标记用于当在装配衬底上方装配半导体芯片时进行定位；以及其中形成集成电路的集成电路形成区域，对准标记包括其中形成标记的标记区域和围绕标记区域的背景区域。该制造半导体器件的方法包括以下步骤：(b)在半导体衬底的集成电路形成区域中形成多个元件隔离区域；以及(c)在由元件隔离区域分割的有源区域中形成MISFET。该方法还包括以下步骤：(d)在集成电路形成区域中以及在MISFET上方形成布线；以及(e)在集成电路形成区域中形成最上层布线而在对准标记形成区域中在与最上层布线的层相同的层中形成对准标记。这里，步骤(d)的特征在于也在对准标记形成区域中背景区域的下层中在与布线的层相同的层中形成第一图案。
在本申请中公开的本发明一个典型实施例实现的效果将简要地描述如下。
根据一个典型实施例，有可能通过提高对准标记的可见度来进行对半导体芯片和装配衬底的定位。
附图说明
图1是示出了本发明的第一实施例中半导体芯片的配置的平面图。
图2是示出了对准标记的一个例子的平面图。
图3是示出了对准标记的一个例子的平面图。
图4是示出了对准标记的一个例子的平面图。
图5是半导体芯片的部分放大图。
图6是示出了对准标记的配置的图。
图7是沿着图5和图6中的A-A线切割的截面图。
图8是沿着图5和图6中的B-B线切割的截面图。
图9是其中图7和图8重叠的图。
图10是用于图示用以提高对准标记可见度的机制的图。
图11是示出了第一实施例中半导体器件的制造工艺的截面图。
图12是示出了半导体器件在图11之后的制造工艺的截面图。
图13是示出了半导体器件在图12之后的制造工艺的截面图。
图14是示出了半导体器件在图13之后的制造工艺的截面图。
图15是示出了半导体器件在图14之后的制造工艺的截面图。
图16是示出了半导体器件在图15之后的制造工艺的截面图。
图17是示出了半导体器件在图16之后的制造工艺的截面图。
图18是示出了半导体器件在图17之后的制造工艺的截面图。
图19是示出了半导体器件在图18之后的制造工艺的截面图。
图20是示出了半导体器件在图19之后的制造工艺的截面图。
图21是示出了半导体器件在图20之后的制造工艺的截面图。
图22是示出了半导体器件在图21之后的制造工艺的截面图。
图23是示出了半导体器件在图22之后的制造工艺的截面图。
图24是示出了半导体器件在图23之后的制造工艺的截面图。
图25是示出了第一实施例中半导体器件的制造工艺的截面图。
图26是示出了半导体器件在图25之后的制造工艺的截面图。
图27是示出了半导体器件在图26之后的制造工艺的截面图。
图28是示出了半导体器件在图27之后的制造工艺的截面图。
图29是示出了LCD(液晶显示器)的整个配置的图。
图30是示出了对准标记的配置的图。
图31是沿着图30中的A-A线切割的截面图。
图32是沿着图30中的B-B线切割的截面图。
图33是其中图31和图32重叠的图。
具体实施方式
在以下实施例中，在为了便利而有必要时，将通过将一个实施例划分成多个部分或者实施例来给出描述，然而除了在特别地明确声明时之外，部分或者实施例并不是互不相关的部分或者实施例，而是一个部分或者实施例作为变化、细节、补充描述等与另一段部分或者实施例或者所有其余内容有关。
当在以下实施例中提及元件等的数目(包括项目个数、数值、数量、范围等)时，除了在特别地明确声明时或者在数目在原理上明显地限于具体数目时之外，该数目不限于具体数目而是可以大于或者小于具体数目。
另外无需赘言，在以下实施例中，除了在特别地明确声明时或者在原理上明显地不可或缺时之外，部件(包括基本步骤)并非必然不可或缺。
类似地，假设在以下实施例中，当提及部件等的形状、位置关系等时，除了在明确声明时或者在明显地可以在原理上以别的方式理解它们时之外，也包括与该形状等基本上相似或者相像的形状等。这也适用于上述数值和范围。
在用于说明实施例的所有附图中，作为规则为相同部分指定相同符号并且将省略它的重复描述。为了使附图更易于查看，甚至平面图也可能有阴影线。
(第一实施例)
图1示出了第一实施例中半导体芯片CHP(半导体器件)的配置的平面图。第一实施例中的半导体芯片CHP是LCD驱动器。在图1中，半导体芯片CHP具有例如形成为拉长长方形形状(矩形形状)的半导体衬底1S，而在它的主表面上方形成用以驱动例如液晶显示器器件的LCD驱动器。LCD驱动器具有用以通过向构成LCD的单元阵列的各像素施加电压来控制液晶分子的取向的功能元件并且包括栅极驱动电路、源极驱动电路、液晶驱动电路、图形RAM(随机存取存储器)、外围电路等。这些功能元件由半导体衬底1S上形成的半导体器件和布线实现。首先将描述半导体芯片CHP的表面配置。
半导体芯片CHP具有含一对短边和一对长边的矩形形状，而沿着一对长边之一(图1中的下边)布置凸出电极BP1。这些凸出电极BP1布置于直线上。这些凸出电极BP1作为耦合到如下集成电路(LCD驱动器)的外部连接端子来工作，该集成电路包括半导体芯片CHP内部形成的半导体器件和布线。特别地，凸出电极BP1是用于数字输入信号或者模拟输入信号的凸出电极。
接着，沿着一对长边的另一长边(图1中的上边)布置凸出电极BP2。这些凸出电极BP2也沿着长边布置于直线上，然而，凸出电极BP2的布置密度高于凸出电极BP1的布置密度。也就是说，沿着半导体衬底1S彼此相对的长边形成凸出电极BP1和凸出电极BP2，而凸出电极BP2的数目大于凸出电极BP1的数目。这些凸出电极BP2也作为将半导体衬底1S内部形成的集成电路和外部相耦合的外部连接端子来工作。特别地，凸出电极BP2是用于来自LCD驱动器的输出信号的凸出电极。
如上所述，沿着构成半导体芯片CHP的外围的一对长边布置凸出电极BP1和凸出电极BP2。在这一情况下，由于凸出电极BP2的数目与凸出电极BP1的数目相比更大，所以凸出电极BP2的布置密度高于凸出电极BP1的布置密度。这是因为凸出电极BP1是用于向LCD驱动器输入的输入信号的凸出电极而凸出电极BP2是用于从LCD驱动器输出的输出信号的凸出电极。也就是说，向LCD驱动器输入的输入信号是串行数据，因此作为外部连接端子的凸出电极BP1的数目变得并不太大。与此对照，从LCD驱动器输出的输出信号是并行数据，因此作为外部连接端子的凸出电极BP2的数目变得大。也就是说，为构成液晶元件的各单元(像素)提供用于输出信号的凸出电极BP2，因此凸出电极BP2的数目与单元数目对应是必要的。因而用于输出信号的凸出电极BP2的数目与用于输入信号的凸出电极BP1的数目相比更大。因而，增加凸出电极BP2的数目大于凸出电极BP1的数目。
在图1中，沿着构成半导体芯片CHP的一对长边布置凸出电极BP1和凸出电极BP2，然而也有可能在一对长边旁边沿着一对短边布置凸出电极。在第一实施例中，用于输出信号的凸出电极BP2布置于一行中，然而也有可能以交错方式将它们布置于两行中。如上所述，用于输出信号的凸出电极BP2的数目与用于输入信号的凸出电极BP1的数目相比可以变得大得多，因此情况可能是即使它们密集地布置于一条直线上，它们也无法布置于一行中。在这样的情况下，有可能通过将用于输出信号的多个凸出电极BP2布置于两行中来布置它们。
随后如图1中所示，在半导体芯片CHP上形成用于定位的对准标记AM。例如，数目为两个的对准标记AM形成于如下长边的两端上，用于输入信号的凸出电极BP1沿着该长边布置于一条直线上。对准标记用于定位。具体而言，对准标记AM并不用于光刻技术中的定位而是用于当在玻璃衬底上方装配半导体芯片CHP时的定位。也就是说，作为LCD驱动器的半导体芯片CHP装配于构成液晶显示器器件的玻璃衬底上方。在这一情况下，通过经由各向异性传导膜将半导体芯片CHP中形成的凸出电极BP1、BP2耦合到玻璃衬底上方形成的电极(ITO电极、透明电极)来在玻璃衬底中装配半导体芯片CHP。在凸出电极BP1与凸出电极BP2之间的距离很小，并且也很密集地布置与凸出电极BP1和凸出电极BP2对应提供的电极。因而，如果半导体芯片CHP的装配位置略微地移位，则不再可能将凸出电极BP1和BP2正确地耦合到玻璃衬底上方的电极，而有可能的是凸出电极BP1和BP2也与邻近电极发生接触，这造成短路故障。因而可见需要对半导体芯片CHP上方形成的凸出电极BP1和BP2以及玻璃衬底上方形成的电极准确地进行定位。因此，为了准确地识别半导体芯片CHP的位置，提供对准标记AM。通过用相机识别对准标记AM，有可能获得半导体芯片CHP的准确位置的坐标。因而，有可能通过在用相机识别对准标记AM之时将半导体芯片CHP的凸出电极BP1、BP2和玻璃衬底的电极进行耦合以在玻璃衬底上方高精度地布置半导体芯片CHP。
在下文中将描述半导体芯片CHP上方形成的对准标记AM的配置。图2是示出了第一实施例中对准标记AM的配置例子的平面图。如图2中所示，对准标记AM具有如下形状，在该形状中十字形标记MK1形成于方形背景区域BG的中央。背景区域BG是边长例如约为150μm并且由例如绝缘膜如氧化硅膜制成的方形区域。另一方面，背景区域BG内部形成的十字形标记MK1由例如金属膜制成。通过以这一方式用不同材料组成背景区域BG和标记MK1，当用光照射对准标记AM时，从背景区域BG反射的光的反射率不同于从标记MK1反射的光的反射率。由于从背景区域BG反射的光的反射率不同于从标记MK1反射的光的反射率，所以在背景区域BG与标记MK1之间产生对比差异，因此可以用相机识别标记MK1。一般而言，金属膜如铝膜的反射率高于绝缘膜如氧化硅膜的反射率，因此在暗的背景区域BG上出现亮的标记MK1，因此可以识别标记MK1。
图2示出了十字形状作为构成对准标记AM的标记MK1的一个例子，然而这不是限制性的并且可以想到各种标记形状。例如，图3是示出了对准标记AM的另一配置例子的平面图。如图3中所示，标记MK2形成于背景区域BG内，而标记MK2的形状由十字形和在十字的左上方提供的方形组成。另外，图4是示出了对准标记AM的另一配置例子的平面图。在图4中所示对准标记AM中，圆形标记MK3形成于背景区域BG中。如上所述，可以考虑各种形状的标记，比如图2至图4中所示十字形、十字形的改型和圆形，并且有可能将任何形状用于半导体芯片CHP的定位。
如上所述，通过背景区域BG与标记MK1之间的对比差异来识别对准标记AM，然而发明人已经发现就常规对准标记AM而言，由于背景区域BG与标记MK1之间的对比差异不均匀而阻碍了对准标记AM的识别。也就是说，在常规对准标记AM中有从背景区域反射的显著量的光，因此背景区域BG与标记MK1之间的对比差异变得更小，这使得难以用相机充分地识别标记MK1。具体而言，已经揭示从背景区域BG反射的光敏感地依赖于构成背景区域BG的绝缘膜的膜厚度。由于在制造工艺中的变化，可能的是在不同半导体晶片中或者在同一半导体晶片的不同芯片区域中造成了构成对准标记AM的背景区域BG的绝缘膜的膜厚度变化。在这一情况下，在从不同半导体晶片或者从同一半导体晶片的不同芯片区域获得的半导体芯片CHP中，由于构成背景区域BG的绝缘膜的膜厚度差异而造成背景区域BG与标记MK1之间的对比差异的不均匀和变化。已经产生如下情形，在该情形中例如在半导体芯片CHP之一中，对准标记AM的背景区域BG与标记MK1之间的对比差异变大，可以用相机识别对准标记，然而另一方面在另一半导体芯片CHP中，对准标记AM的背景区域BG与标记MK1之间的对比差异变小，难以用相机识别对准标记AM。也就是说，就常规对准标记AM而言，背景区域BG与标记MK1之间的对比差异因半导体芯片CHP而不同，这造成对准标记AM的可见度减少。因此，第一实施例的一个目的在于提供如下技术，即使例如于由构成对准标记AM的背景区域BG的绝缘膜的膜厚度差异而带来背景区域BG与标记MK1之间的对比差异的变化，该技术也能够提高所有半导体芯片CHP中对准标记AM的可见度。为了实现这一目的，在第一实施例中基本意图在于即使对准标记AM的背景区域BG与标记MK1之间的对比差异变化也可以提高对准标记AM的可见度。具体而言，在第一实施例中，点阵图案形成于对准标记AM的背景区域BG的下层中。因而有可能通过使功能元件衍射、散射和截止已经进入背景区域BG的光以表现它们的能力，来减少从背景区域BG反射的光的比例。由于在背景区域BG的下层中提供的点阵图案使反射光减少的效果，提高了背景区域BG与标记MK1之间的对比差异。换而言之，在第一实施例中，通过采用其中可以充分地减少从背景区域BG反射的光的配置，使得即使背景区域BG与标记MK1之间的对比差异由于例如构成背景区域BG的绝缘膜的膜厚度差异而变化，也有可能维持对比差异足以让相机识别所有半导体芯片CHP中的该差异。也就是说，即使背景区域BG与标记MK1之间的对比差异在单独半导体芯片中变化，在第一实施例中仍可以绝对地减少从背景区域BG反射的光，因此有可能获得对于用相机来识别而言足以令人满意的对比差异。第一实施例基于来自如下观点的技术概念：通过绝对地减少从背景区域BG反射的光而不是断然地抑制单独半导体芯片CHP中对比差异的变化，即使对比差异在单独半导体芯片CHP中变化，仍提高对准标记AM的可见度而不影响对比差异的变化。
下文将具体描述第一实施例中对准标记AM的配置。图5是图1中半导体芯片CHP的对准标记形成区域附近的放大平面图。在图5中，形成防护环GR以便围绕半导体芯片CHP的外边缘部分，而在防护环GR内的拐角中形成对准标记AM。然后在对准标记AM旁边布置用于输入信号的凸出电极BP1。这里为了描述第一实施例中对准标记AM的特征配置而使用截面图，也就是说，为了描述而使用图5中的A-A线切割的配置截面图和图5中的B-B线切割的截面图。首先为了说明在图5中的A-A线与B-B线之间的差异，图6使用第一实施例中对准标记AM的放大平面图来示出相应线切割对准标记AM的哪个区域。
图6是示出了第一实施例中对准标记AM的配置的平面图。如图6中所示，在第一实施例中的对准标记AM中，十字形标记MK1形成于矩形背景区域BG的中央。然后，在包括标记MK1下层的背景区域BG的下层中形成点阵图案。图6中所示点阵图案不在与标记MK1的层相同的层中而是越过标记MK1的下层和背景区域BG的下层来形成的。图6中所示点阵图案不是形成于同一层中而是图示为通过以平面方式重叠越过两层或者更多层形成的图案来形成的图案。例如，图6中的A-A线穿越的点阵图案示出了图案P1a并且还示出了如下图案P3，该图案虽然形成于图案P1a的层不同的层中、但也是与图案P1a相似的平面图案。也就是说，图6中的A-A线是切割构成了点阵图案的图案P1a和图案P3的布置区域的线。另一方面，图6中的B-B线穿越的点阵图案示出了图案P1b并且还示出了如下图案P2，该图案虽然形成于与图案P1b的层不同的层中、但也是与图案P1b相似的平面图案。也就是说，图6中的B-B线是切割构成了点阵图案的图案P1b和图案P2的布置区域的线。以这一方式，通过交替地布置A-A线上的图案(P1a和P3)和B-B线上的图案(P1b和P2)来配置图6中对准标记AM中形成的点阵图案。
基于这样的配置，在图7中示出了图5和图6中的A-A线切割的截面图。如图7中所示，在A-A线切割的截面中示意地示出了防护环区域、对准标记区域和集成电路形成区域。在下文中将描述各区域中形成的结构。
首先将描述防护环区域中形成的防护环结构。形成防护环结构以防止水和杂质侵入半导体芯片CHP中。在半导体衬底1S的主表面(元件形成表面)上方形成元件隔离区域STI，而在两个元件隔离区域STI之间有源区被分割。在元件隔离区域STI形成于其上方的半导体衬底1S的主表面上方形成氮化硅膜7和氧化硅膜8的层叠膜，并且形成塞PLG1以便穿透层叠膜。在塞PLG1中，例如作为阻挡传导膜的钛/氮化钛膜形成于它的孔的表面上方，而钨膜形成于钛/氮化钛膜上方。也就是说，塞PLG1是通过用钛/氮化钛膜和钨膜填充它的孔而形成的。然后，在由氮化硅膜7和氧化硅膜8组成的层间绝缘膜上方形成布线GR1，而布线GR1与塞PLG1电耦合。接着，在氧化硅膜8上方以及在布线GR1上方形成氧化硅膜9，而在氧化硅膜9中形成穿透氧化硅膜9并且与布线GR1耦合的塞PLG2。与塞PLG1相似，塞PLG2也是通过用钛/氮化钛膜和钨膜填充它的孔而形成的。另外，在塞PLG2形成于其中的氧化硅膜9上方形成布线GR2，并且形成氧化硅膜10以便覆盖布线GR2。布线GR2与穿透氧化硅膜9的塞PLG2电耦合。然后，在氧化硅膜10中形成穿透氧化硅膜10的塞PLG3，而在塞PLG3形成于其中的氧化硅膜10上方形成布线GR3。塞PLG3也具有与塞PLG1和塞PLG2的结构相同的结构并且是通过用钛/氮化钛膜和钨膜填充它的孔而形成的。在氧化硅膜10上方以及在布线GR3上方形成氧化硅膜11和氮化硅膜12。布线GR1、GR2和GR3由例如铝合金膜形成。如上所述，防护环结构形成于防护环区域中。也就是说，通过由塞PLG1至PLG3和布线GR至GR3形成保护壁结构来防止水和杂质侵入在防护环区域内部形成的对准标记形成区域和集成电路形成区域中。
随后将描述集成电路形成区域中形成的晶体管和布线。在图7中示出了构成集成电路一部分的n沟道型MISFET(金属绝缘体半导体场效应晶体管)。这里将描述n沟道型MISFET和布线。虽然未在图7中示意地示出，但是在集成电路形成区域中除了n沟道型MISFET之外也形成p沟道型MISFET等。
在半导体衬底1S的主表面上方形成多个元件隔离区域STI，而由元件隔离区域STI分割的区域是有源区域。通过例如在半导体衬底1S中形成的槽中嵌入氧化硅膜来形成元件隔离区域STI。
在由元件隔离区域STI分割的有源区中形成p型阱PWL。通过将p型杂质如硼(B)引入半导体衬底1S中来形成P型阱PWL。在p型阱PWL上方形成n沟道型MISFET。将描述n沟道型MISFET的配置。
在n沟道型MISFET中，例如在p型阱PWL上方形成由很薄的氧化硅膜制成的栅极绝缘膜2而在栅极绝缘膜2上方形成栅极电极G。栅极电极G由例如多晶硅膜形成。通过在构成栅极电极G的多晶硅膜的表面上方形成硅化物膜如硅化钴膜，栅极电极G可以具有多晶硅膜和硅化物膜的层叠结构。在这一情况下，可以通过硅化物膜来减少栅极电极G的电阻。
在栅极电极G的两侧上的侧壁上形成由例如氧化硅膜制成的侧壁5，而在紧接在侧壁5之下的p型阱PWL中形成低浓度n型杂质扩散区域4。低浓度n型杂质扩散区域4也称为延伸区域并且形成为与栅极电极G对准。低浓度n型杂质扩散区域4是通过将n型杂质如磷(P)和砷(As)引入半导体衬底1S中而形成的半导体区域。随后，在p型阱PWL中的低浓度n型杂质扩散区域4的外部上形成高浓度n型杂质扩散区域6。高浓度n型杂质扩散区域6也是n型杂质如磷和砷引入其中的半导体区域，而引入的n型杂质的浓度高于低浓度n型杂质扩散区域4的浓度。高浓度n型杂质扩散区域6被形成为与侧壁5对准。源极区域和漏极区域由这些低浓度n型杂质扩散区域4和高浓度n型杂质扩散区域6形成。也就是说，通过组合低浓度n型杂质扩散区域4和高浓度n型杂质扩散区域6来形成源极区域和漏极区域中的各区域，可以获得如下LDD(轻掺杂漏极)结构，该LDD结构能够减少紧接在栅极电极的端部之下的电场强度。以这一方式形成n沟道型MISFET。
随后将描述n沟道型MISFET的上层中形成的布线结构。如图7中所示，形成由氮化硅膜7和氧化硅膜8组成的层间绝缘膜以便覆盖n沟道型MISFET。在层间绝缘膜中形成如下塞PLG1，该塞到达n沟道型MISFET的源极区域或者漏极区域。塞PLG1具有与防护环区域中形成的塞的结构相同的结构并且是通过在孔中嵌入钛/氮化钛膜和钨膜而形成的。然后，在塞PLG1上方例如形成由铝合金膜制成的第一层布线L1，并且第一层布线L1和塞PLG1电耦合。另外，在第一层布线L1形成于其中的氧化硅膜8上方形成氧化硅膜9，并且形成穿透氧化硅膜9并且到达第一层布线L1的塞PLG2。与塞PLG1相似，塞PLG2也是通过在孔中嵌入钛/氮化钛膜和钨膜而形成的。
接着，在塞PLG2形成于其中的氧化硅膜9上方例如形成由铝合金膜制成的第二层布线L2，并且形成氧化硅膜10以便覆盖第二层布线L2。在氧化硅膜10中形成穿透氧化硅膜10并且耦合到第二层布线L2的塞PLG3，而在塞PLG3上方例如形成由铝合金膜制成的第三层布线L3。与塞PLG1和塞PLG2相似，塞PLG3也是通过在孔中嵌入钛/氮化钛膜和钨膜而形成的。
在氧化硅膜10上方以及在第三层布线L3上方形成由氧化硅膜11和氮化硅膜12组成的层叠膜。在层叠膜中形成穿透层叠膜并且暴露第三层布线L3的表面的开口13。从开口13的内部到氮化硅膜12上，形成UBM(在凸出金属之下的)膜14和金膜17的层叠膜并且形成由UBM膜14和金膜17组成的凸出电极BP1。以这一方式，在集成电路形成区域的部分中形成n沟道型MISFET和多层布线。
接着将描述作为第一实施例的特征区域的对准标记形成区域。如图7中所示，在对准标记形成区域中，在半导体衬底1S的主表面上方形成图案P3。图案P3构成图6中的点阵图案的部分。图案P3具有与元件隔离区域STI的结构相同的结构并且是通过在半导体衬底1S中形成的槽中嵌入氧化硅膜而形成的。图案3形成于与集成电路形成区域中形成的元件隔离区域STI的层相同的层中，而图案P3之一被小型化至尺寸约为可见光的尺寸。具体而言，构成图案P3的槽的尺寸例如约为400nm至800nm。越过整个对准标记形成区域形成图案P3。也就是说，在对准标记形成区域中图案P3不仅形成于标记MK1未形成于其中的背景区域中而且形成于标记MK1形成于其中的下层中。
然后，在图案P3的上层中形成由氮化硅膜7和氧化硅膜8组成的层叠膜，而在层叠膜上方形成氧化硅膜9。在氧化硅膜9上方形成图案P1a。图案P1a构成图6中的点阵图案的部分。图案P1a形成于与集成电路形成区域中形成的第二层布线L2的层相同的层中并且由与第二层布线L2相似的铝合金膜形成。图案P1a之一被小型化至尺寸约为可见光的尺寸。具体而言，图案P1a的尺寸例如约为400nm至800nm。越过整个对准标记形成区域形成图案P1a。也就是说，在对准标记形成区域中图案P1a不仅形成于标记MK1未形成于其中的背景区域中而且形成于标记MK1形成于其中的下层中。在与形成第二层布线L2的层相同的层中形成的图案P1a被形成为以平面方式与在与元件隔离区域STI的层相同的层中形成的图案P3重叠的图案。
接着形成氧化硅膜110以便覆盖图案P1a，而在氧化硅膜10上方形成标记MK1。标记MK1形成于与集成电路形成区域中形成的第三层布线L3的层相同的层中并且由例如铝合金膜形成。形成由氧化硅膜11和氮化硅膜12组成的层叠膜以覆盖标记MK1。如上所述，标记MK1形成于对准标记形成区域中，而图案P1a和图案P3形成于标记MK1的下层中。
第一实施例的特征之一在于图案P1a和图案P3形成于标记MK1的下层中。通过形成图案P1a和图案P3，可以在对准标记形成区域中围绕标记MK1的背景区域中减少光反射。因而几乎所有入射光从标记MK1反射，然而可以减少在标记MK1的外围处的背景中的反射光，并且有可能增加标记MK1与背景区域之间的对比差异。因而，可以提高标记MK1的可见度并且可以提高半导体芯片的定位精度。随后将描述如下机制，该机制能够通过提供图案P1a和图案P3来减少背景区域中的反射光。
接着，图8是图5和图6中的B-B线切割的截面图。在图8中防护环区域和集成电路形成区域的配置与图7中所示A-A线切割的截面图中的配置相同，因此省略它的说明。将关于与图7中的要点不同的要点来描述作为图8中的特征配置的对准标记形成区域。图8中的特征配置在于图案P2形成于半导体衬底1S的主表面上方。图案P2形成于与集成电路形成区域中形成栅极电极G的层相同的层中。然后，图案P2由与栅极电极G相似的多晶硅膜形成。图案P2之一被小型化至尺寸约为可见光的尺寸。具体而言，图案P2的尺寸例如约为400nm至800nm。越过整个对准标记形成区域形成图案P2。也就是说，在对准标记形成区域中图案P2不仅形成于标记MK1未形成于其中的背景区域中而且形成于标记MK1形成于其中的下层中。
随后，图8中的特征配置是其中图案P1b形成于氧化硅膜8上方的配置。图案P1b形成于与集成电路形成区域中形成的第一层布线L1的层相同的层中并且由如下铝合金膜组成，该铝合金膜是与第一层布线L1的材料相同的材料。图案P1b之一被小型化至尺寸约为可见光的尺寸。具体而言，图案P1b的尺寸例如约为400nm至800nm。越过整个对准标记形成区域形成图案P1b。也就是说，在对准标记形成区域中图案P1b不仅形成于标记MK1未形成于其中的背景区域中而且形成于标记MK1形成于其中的下层中。在与第一层布线L1的层相同的层中形成的图案P1b被形成为以平面方式与在与栅极电极G的层相同的层中形成的图案P2重叠的图案。
如上所述，在第一实施例中，图案P1a和图案P3如A-A线切割的截面图(图7)中所示形成在对准标记形成区域中的标记MK1的下层中，而图案P1b和图案P2如B-B线切割的截面图(图8)中所示形成在对准标记形成区域中的标记MK1的下层中。于是，在第一实施例中分别在互不相同的层中形成图案P1a、P1b、P2和P3。
图9是其中图7和图8重叠的图。图9示出了在对准标记形成区域中的标记MK1与围绕标记MK1的背景区域的下层中形成的图案P1a、P1b、P2和P3之间的位置关系。也就是说，在与第二层布线L2的层相同的层中形成的图案P1a和在与元件隔离区域STI的层相同的层中形成的图案P3从平面观点来看是相同的，因此图案P1a和图案P3在平面透视图(参照图6)中观察时相互重叠。然后，在与第一层布线L1的层相同的层中形成的图案P1b和在与栅极电极G的层相同的层中形成的图案P2从平面观点来看是相同的，而图案P1b和图案P2在平面透视图(参照图6)中观察时相互重叠。另一方面，形成图案P1a和图案P1b以使其相对于彼此移位，并且布置图案P1a和图案P1b以使其不以平面方式相互重叠。也就是说，布置图7中所示图案P1a(图案P3)和图8中所示图案P1b(图案P2)以使其不以平面方向相互重叠。通过以这一方式布置图案P1a、P1b、P2和P3来形成图6中所示的点阵图案。
接着将参照图10描述如下机制，该机制能够通过如在第一实施例中那样在标记形成区域和背景区域的下层中形成图案P1a、P1b、P2和P3来减少从背景区域反射的光。
首先将描述能够减少从背景区域反射的光的第一机制。在图10中，如果将注意力集中于图案P1a，则可见以可见光的尺寸形成各图案P1a并且按可见光的尺寸的间隔布置图案P1a。以这一方式布置的图案P1a具有衍射光栅的功能。衍射光栅通过衍射来漫射入射到衍射光栅的光，而衍射所实现的光漫射的特征在于形成干涉图案(包括亮条纹和暗条纹)。由于图案P1a的间隔变得更窄，衍射光栅的衍射所实现的漫射变得更大。在第一实施例中，图案P1a的间隔减少到与可见光的尺寸一样小，因此衍射所实现的漫射明显地大。因而，例如入射到半导体芯片CHP中形成的对准标记形成区域的光进入最上层中形成的氮化硅膜12和氧化硅膜11，然而氮化硅膜12和氧化硅膜11对可见光几乎透明，因此入射光穿过氮化硅膜12和氧化硅膜11并且进入图案P1a。图案P1a本身由金属膜组成、因此并不透射入射光而是反射它，然而图案P1a是按可见光的尺寸的间隔有规律地布置的，因此它作为衍射光栅来工作。由于在图案P1a之间形成的开口的尺寸是可见光的尺寸，所以放大了衍射效应。因而从图案P1a反射的光将明显漫射。这将减少进入布置于固定方向上的相机的反射光的量。另一方面，入射到标记MK1的光几乎完全反射，因为标记MK1本身由金属膜形成。因而图案P1a衍射的反射光的量与标记MK1反射的光的量之差变得更大。这意味着从背景区域进入相机的反射光的量由于图案P1a所实现的衍射效应而减少并且在背景区域与标记MK1之间的对比差异变得更大。因而，提高就相机而言标记MK1的可见度。由于这样的第一机制带来标记MK1可见度的改善，使得有可能高精度地掌握半导体芯片CHP的位置。特别地，在第一实施例中，除了图案P1a之外还形成图案P1b、图案P2和图案P3，而各图案作为衍射光栅来工作。因而，从背景区域反射的光的衍射所实现的漫射变得更大，而从背景区域进入相机的反射光的量进一步减少，因此可以获得如下明显效果，即可以使标记MK1与背景区域之间的对比差异充分地大。另外，从衍射光栅输出的光相互干涉。通过这一干涉来形成干涉对比图案(包括亮条纹和暗条纹)。因而，通过调整相机布置的位置使得干涉所实现的对比图案的弱图案(包括暗条纹)进入相机，这有可能进一步减少从背景区域反射的光的强度。可见如果如在第一实施例中那样在背景区域的下层中提供图案P1a、P1b、P2和P3，则由于光的衍射和干涉效应而有可能减少从背景区域进入相机的反射光的量。
另外，除了如上所述利用光的衍射和干涉的第一机制之外，还存在能够通过图案P1a、P1b、P2和P3来减少来自背景区域的反射光的量的第二机制。将描述此第二机制。以如下方式实现第二机制，该方式使得一方面在布线层中形成的图案P1a和图案P1b截止反射光而另一方面在布线层的下层中形成的图案P2和图案P3散射光。入射到在与第二层布线L2的层相同的层中形成的图案P1a的部分光从图案P1a反射，而其余的光穿过图案P1a的开口(图案P1a的间隔区域)并且到达下层。然后，已经穿过图案P1a的部分入射光从图案P1b反射而其余的光穿过图案P1b。这时，从图案P1b反射的部分光由布置于图案P1b的上层中的图案P1a截止。因而，可以减少从背景区域输出的反射光。也就是说，图案P1a具有用以截止已经穿过图案P1a并且从图案P1b反射的部分光的功能。另外，已经穿过图案P1b的光也从半导体衬底1S反射，然而部分光再次由图案P1b或者图案P1a截止。如上所述，在第一实施例中，特征之一在于在标记MK1和半导体衬底1S的中间布置的布线层中提供图案P1a和图案P1b。通过在布线层中布置图案P1a和图案P1b，可以获得截止在相应图案的下层中反射的光这一效果。由于光的输出可以由图案P1a和图案P1b截止，所以可以减少从背景区域进入相机的反射光的量。另外，通过在构成布线层的多层中形成图案P1a和图案P1b并且通过布置图案P1a和图案P1b使得它们不以平面方式重叠，可以最大程度地表现图案P1a和图案P1b的截止效果。例如，部分光可以由图案P1b截止，然而，部分光穿过在图案P1b之间的间隙。因而，通过相对于图案P1a的布置以平面方式使图案P1b的布置移位，不能由图案P1b截止的光可以由图案P1a截止。由此，相对于图案P1a的布置以平面方式使图案P1b的布置移位，从截止在半导体衬底1S的图案P1a或者图案P1b的下层中反射的光的观点来看是有效的。
另外，在图案P1a和图案P1b的下层中提供图案P2和图案P3从减少从背景区域输出的光的量的观点来看也是有效的。也就是说，通过图案P2和图案P3在半导体衬底1S的表面形成无规律性。因而，已经穿过图案P1a和图案P1b的光到达半导体衬底1S。这时，如果半导体衬底1S的表面平坦，则反射光的方向在某一方向上会聚。如果会聚方向是光穿过图案P1b和图案P1a的方向，则不再有可能使图案P1a和图案P1b的截止效果充分地表现。与此对照，通过在半导体衬底1S的表面上方形成图案P2和图案P3，有可能在半导体衬底1S的表面上方形成无规律性。如果在半导体衬底1S的表面上方形成无规律性，则无规律性使光漫射。也就是说，入射到半导体衬底1S的光漫射并且光在非指定方向上输出。在这一情况下，未穿过图案P1a和图案P1b而截止的光的量增加。也就是说，通过在图案P1a和图案P1b的下层中形成图案P2和图案P3，有可能使从半导体衬底1S反射的光的方向随机。因而有可能防止反射光在光穿过图案P1a和图案P1b的方向上会聚，并且可以提高图案P1a和图案P1b的截止效果。
如上所述，通过在半导体衬底1S与标记MK1之间的布线层的层相同的层中布置图案P1a和图案P1b，可以获得在图案P1a和图案P1b的下层中反射的光的截止效果。另外，通过在半导体衬底1S的表面上方形成图案P2和图案P3，有可能提高图案P1a和图案P1b对光的截止效果。也就是说，通过如在第一实施例中那样形成图案P1a、P1b、P2和P3，可以获得对光的散射进行利用的充分截止效果。可见由于上述第二机制可以通过光的散射和截止效果来减少从背景区域进入相机的反射光的量。
接着将描述第三机制，该第三机制可以通过形成图案P1a、P1b、P2和P3使MK1与背景区域之间的对比差异变大。常规地，图案P1a、P1b、P2和P3未形成于对准标记形成区域中的标记MK1的下层中。也就是说，在对准标记形成区域中，标记MK1形成于与集成电路形成区域中形成的最上层布线(布线L3)的层相同的层中，然而图案P1a、P1b、P2和P3未形成于标记MK1的下层中。在这一情况下产生以下情形。例如，在集成电路形成区域中形成n沟道形MISFET的栅极电极G，而第一层布线L1经由层间绝缘膜(氮化硅膜7和氧化硅膜8)形成于栅极电极G上方。然后，第二层布线L2经由氧化硅膜9形成于第一层布线L1上方，而第三层布线L3经由氧化硅膜10形成于第二层布线L2上方。与此对照，在常规对准标记形成区域中，没有图案形成于与栅极电极G(图案P2)的层相同的层中、与第一层布线L1(图案P1b)的层相同的层中以及与第二层布线L2(图案P1a)的层相同的层中。因而，例如为了覆盖栅极电极G而形成的氧化硅膜8的平坦度下降。也就是说，在集成电路形成区域中，形成氧化硅膜8以便覆盖栅极电极G，然而在对准标记形成区域中，图案P2未形成于与栅极电极G的层相同的层中，因此氧化硅膜8形成于半导体衬底1S上方。这意味着形成氧化硅膜8的基座的粗糙度在集成电路形成区域与对准标记形成区域之间显著不同。因而在对准标记形成区域中形成的氧化硅膜8的平坦度下降。类似地，在集成电路形成区域中形成第一层布线L1，然而在对准标记形成区域中未形成与第一层布线L1对应的图案(图案P1b)，因此在对准标记形成区域中形成的氧化硅膜9的平坦度也下降。另外在集成电路形成区域中形成第二层布线L2，然而在对准标记形成区域中未形成与第二层布线L2对应的图案(图案P1a)，因此在对准标记形成区域中形成的氧化硅膜10的平坦度也下降。也就是说，当基座图案均匀时，在基座图案上方形成的膜的平坦度优良，然而如果基座图案不均匀，则在基座图案上形成的膜的平坦度下降。由此不可能推断对准标记形成区域中的平坦度优良。在对准标记形成区域中，在层间绝缘膜上方的最上层中形成标记MK1，因此如果在标记MK1的下层中形成的层间绝缘膜的平坦度下降，则在标记MK1的平坦度中反映层间绝缘膜的粗糙度，并且标记MK的平坦度也下降。如果标记MK1的平坦度下降，则从标记MK1反射的光的行进方向变化。因而，当用布置于指定方向上的相机识别从标记MK1反射的光时，在相机布置的具体方向上行进的反射光的量减少。因而从标记MK1进入相机的反射光与来自背景区域的反射光之间的差异变小并且标记MK1和背景区域之间的对比差异变小，这造成就相机而言对准标记的可见度减少。因而半导体芯片的定位精度下降。
与此对照，在第一实施例中，图案P1a、P1b、P2和P3形成于对准标记形成区域中形成的标记MK1的下层中。例如在对准标记形成区域中，图案P2形成于与集成电路形成区域中形成的栅极电极G的层相同的层中，因此栅极电极G和图案P2所实现的基座膜的图案变得均匀，并且有可能提高在栅极电极G和图案P2上形成的氧化硅膜8的平坦度。类似地在对准标记形成区域中，图案P1b形成于与集成电路形成区域中形成第一层布线L1的层相同的层中，另外图案P1a形成于与第二层布线L2的层相同的层中，因此有可能提高氧化硅膜9和氧化硅膜10的平坦度。由此也可以提高标记MK1的平坦度，这是因为在标记MK1的下层中形成的基座膜的平坦度在对准标记形成区域中得到提高。因而从标记MK1反射的光都一起在指定方向上行进，因此通过在指定方向上布置相机，有可能抑制从标记MK1反射的光的量减少。因而，从标记MK1进入相机的反射光与来自背景区域的反射光之间的差异变大，并且提高了标记MK1与背景区域之间的对比差异。因而，有可能抑制就相机而言对准标记的可见度的下降并且提高半导体芯片的定位精度。
特别地，在第一实施例中，也紧接在标记MK1之下的图案P1a、P1b、P2和P3的布置有效地工作。例如，从第一机制和第二机制的观点来看，有可能获得如下效果：可以仅通过提供紧接在背景区域之下的图案P1a、P1b、P2和P3来减少从背景区域反射的光的量。与此对照，从提高标记MK1平坦度的第三机制的观点来看，与紧接在标记MK1之下的集成电路形成区域中形成的图案等效的图案的形成具有意义。利用这样的配置，有可能提高紧接在标记MK1之下形成的基座膜的平坦度并且因此提高标记MK1的平坦度。也就是说，从第三机制的观点来看，通过形成紧接在对准标记形成区域中的标记MK1之下的图案P1a、P1b、P2和P3，有可能获得可以提高标记MK1平坦度的明显效果。
根据上文，在第一实施例中，有可能借助对光的衍射和干涉进行利用的第一机制、对光的散射和截止进行利用的第二机制和对基座图案的均匀性进行利用的第三机制来使对准标记的对比差异变大。因而，提高对准标记的可见度并且可以提高半导体芯片的定位精度。也就是说，在第一实施例中，即使对准标记的对比差异因各半导体芯片而变化，仍有可能获得克服了变化的对比差异。由此，即使从不同半导体晶片获得半导体芯片或者从同一半导体芯片的不同芯片区域获得半导体芯片，仍有可能提高对准标记的可见度并且提高任何半导体芯片的定位精度。
接着将描述在第一实施例中的技术思想与“背景技术”中描述的现有技术文献中描述的技术之间的差异。
在专利文献1(日本专利特开平第11-330247号)中描述了如下技术，该技术能够当在芯片内形成用于激光微调的对准标记时准确地检测对准标记。具体而言，在由SOI衬底制成的半导体衬底的表面上方至少在对准标记的外围区域中提供相对于法线方向倾斜的锥形部分，而激光被限制为在锥形部分在与法线方向不同的方向上被反射。因而有可能减少激光在对准标记的外围区域中在半导体衬底的法线方向上的反射，并且因此有可能准确地将对准标记与它的外围区域区别开。因而，推断当在芯片内形成对准标记时也可以准确地进行对准标记的检测。在这一情况下，锥形部分形成于与半导体衬底中形成的元件隔离区域的层相同的层中。在专利文献1中，元件隔离区域由LOCOS(硅局部氧化)形成，而与LOCOS相似的图案也形成于对准标记的外围区域中。然后有可能通过利用在LOCOS的两端上有锥形部分的事实将激光的反射方向相对于半导体衬底的法线方向移位。因而根据在专利文献1中描述的技术，有可能通过将激光照射到半导体衬底并且基于在从对准标记反射的光与从背景区域(对准标记的外围区域)反射的光之间的强度差来提高对准标记的检测准确度。这一技术的前提是激光的入射，而如果例如使用具有随机方向的氙灯所实现的普通照明则效果下降。也就是说，就氙灯而言，入射光的方向是随机的，因此反射光也在随机方向上输出。在这一情况下，即使在半导体衬底的主表面上方提供锥形部分，在随机方向的入射光也仅转换成在随机方向上的反射光，因此提供锥形部分的效果很小。在专利文献1中描述的技术是可以应用于如下情况的技术，在该情况下在法线方向上入射到半导体衬底的激光在半导体衬底的法线方向上反射。
与此对照，在第一实施例中描述的技术思想在对准标记形成区域中形成的标记MK1和背景区域的下层中提供越过多层的图案P1a、P1b、P2和P3。因而，可以通过对光的衍射和干涉进行利用的第一机制来获得效果。这一功能在专利文献1中描述的技术中既没有描述也没有暗示。特别地，在专利文献中，仅提供锥形部分，而该技术仅当在法线方向上用激光照射半导体衬底时才有效。另一方面，在第一实施例中，不仅在使用激光时而且在使用具有随机方向入射光的氙灯时也可以获得效果。根据在第一实施例中的配置，即使在使用氙灯时，因为发生了光的衍射和干涉现象，所以仍有可能由于第一机制而减少来自背景区域的反射光。
另外，通过在与集成电路形成区域的布线层的层相同的层中提供图案P1a、P1b来实现除了上述光的衍射和干涉之外还对光的截止效果进行利用的第二机制。光的截止效果在专利文献1中既没有描述也没有暗示。特别地，通过在与栅极电极G的层相同的层中提供图案P2和在与元件隔离区域STI的层相同的层中提供图案P3以及在与集成电路形成区域中的布线层的层相同的层中提供图案P1a、P1b，也可以利用光在半导体衬底1S的主表面上方的散射。也就是说，提供了下述优点：可以通过利用光在半导体衬底1S的主表面上方的散射来提高图案P1a、P1b对反射光的截止效果。这一点在专利文献1中也没有描述或者暗示。
在第三实施例中，有可能由于第三机制而提高标记MK1的平坦度，并且也从这一观点推断可以提高对准标记的可见度。与此对照，在专利文献1中没有描述或者暗示对准标记的平坦度。
由此，第一实施例可以通过对光的衍射和干涉进行利用的第一机制、对光的散射和光的截止进行利用的第二机制以及对基座图案的均匀性进行利用的第三机制来提高对准标记的可见度这一特征在专利文献1中既没有描述也没有暗示，也没有对思考第一实施例的技术思想会有促动的描述。因此，可以认为即使是本领域技术人员也难以根据在专利文献1中描述的技术偶然发现第一实施例的技术思想。
随后将描述在专利文献2(日本专利特开平第2000-182914号)与第一实施例之间的技术思想差异。在专利文献2中，由铝制成的漫射反射层形成于作为铝层实心图案层而形成的十字形标记主体部分的外围区域中。它描述了例如可以使用由铝层形成的带形、光栅形或者点阵形精细图案作为漫射反射层。在这一情况下，在十字形标记主体部分的外围区域中形成的漫射反射层形成于与标记主体部分的层相同的层中。
在专利文献2中描述的技术在与标记主体部分的层相同的层中在外围区域中形成漫射反射层并且由于漫射反射层对光的散射和干涉而减少来自漫射反射层的反射光。
与此对照，在第一实施例中，不同点在于在标记MK1和背景区域的下层中而不是在与标记MK1和背景区域的层相同的层中提供图案P1a、P1b、P2和P3。如上所述，第一实施例的特征在于在标记MK1和背景区域的下层中提供图案P1a、P1b、P2和P3，并且第一实施例带来了专利文献2在与标记主体部分的层相同的层中形成漫射反射层的配置所无法获得的明显效果。
将描述这一点。首先在作为LCD驱动器的半导体芯片中形成用于定位的对准标记。对准标记由标记和围绕标记的背景区域形成。根据对准标记的一般规范，在与标记的层相同的层中在背景区域中不形成任何图案。这是为了提高标记本身的可见度并且防止如果过多图案在与标记的层相同的层中形成于背景区域中则可见度下降。因而如在专利文献2中所述在与标记主体部分的层相同的层中形成漫射反射层的技术没有满足规范，因此它从满足规范的观点来看不可能是实用配置。另一方面，在第一实施例中，在与标记MK1的层相同的层中不形成任何图案，而图案P1a、P1b、P2和P3形成于标记MK1和背景区域的下层中。在这一情况下，在与标记MK1的层相同的层中在背景区域中不形成任何图案，因此与专利文献2不同，在第一实施例中的配置满足规范。
其次，在专利文献2中，漫射反射层形成于与标记主体部分的层相同的层中。标记主体部分由最上层布线形成，而在与标记主体部分的层相同的层中形成的漫射反射层也由最上层布线形成。然而一般而言，最上层布线的膜厚度比其它层中的布线厚度大得多，并且难以精细加工该厚的最上层布线。也就是说，在专利文献2中，由光栅形或者点阵形精细图案组成的漫射反射层形成于与标记主体部分的层相同的层中，然而通过加工最上层布线来形成漫射反射层，因此难以精细加工最上层布线以便充分实现光的漫射和干涉。与此对照，在第一实施例中，使用和加工低于最上层布线的下层中形成的膜厚度薄的布线而不是最上层布线，因此有可能容易地形成间隔为可见光尺寸的精细图案。
第三，在专利文献2中，漫射反射层形成于布线层的最上层中，因此金属膜在最上层中的残留比增加。也就是说，如果不形成漫射反射层，则因而仅标记主体部分形成于对准标记形成区域中布线的最上层中。与此对照，在专利文献2中，由金属膜制成的漫射反射层形成于与标记主体部分的层相同的层中，因此金属膜的涂覆速率增加。通过普通构图来形成标记主体部分和漫射反射层，而在普通构图中进行金属膜的蚀刻。在蚀刻中利用等离子体发光来进行端点检测。也就是说，通过蚀刻所形成的金属膜来加工标记主体部分和漫射反射层。这时，当形成漫射反射层时，对应于漫射反射层的形成的量使更多金属膜得以保留。换而言之，通过蚀刻来去除不需要的金属膜，然而形成漫射反射层，并且相应地蚀刻区域减少。
在蚀刻周期中，蚀刻产物数量充足而来自产物的发光强度高。与此对照，在蚀刻的端点附近，蚀刻产物数量减少，因此来自产物的发光强度变小。通过监视来自产物的发光强度的差异来检测端点。也就是说，有可能通过利用来自蚀刻产物的发光强度的差异变大的事实来检测蚀刻端点。
然而当形成漫射反射层时，蚀刻区域的面积减少，因此来自产物的发光强度即使在蚀刻周期中也变小。这意味着产物造成的发光强度差异在蚀刻周期中与接近蚀刻端点之间变小。如果产物的发光强度差异变小，则变得难以检测蚀刻端点。也就是说，如果金属膜在最上层中的残留比由于漫射反射层的形成而增加，则不能准确地进行对用于加工标记主体部分和漫射反射层的蚀刻的端点的检测的可能性增加。如果蚀刻端点的准确检测变得难以进行，则出现由于蚀刻不完整而加工不良、由于过量蚀刻而减少加工尺度等问题。因而，从对最上层中形成的标记主体部分的准确加工的观点来看，可见希望不在与标记主体部分的层相同的层中形成金属膜漫射反射层。关于这一点，在第一实施例中，没有任何图案在与标记的层相同的层中形成于背景区域中，因此可以避免上述问题。因而有如下优点，即可以尝试提高标记的加工精度，这将造成对准标记的可见度提高。
第四，第一实施例可以通过对光的衍射和干涉进行利用的第一机制、对光的漫射和光的截止进行利用的第二机制和对基座图案的均匀性进行利用的第三机制来提高对准标记的可见度这一特征在专利文献2中既没有描述也没有暗示，也没有对对思考第一实施例的技术思想会有促动的描述。根据上文，可以认为即使是本领域技术人员也难以根据在专利文献2中描述的技术偶然发现第一实施例的技术思想。
在第一实施例中半导体器件的配置如上所述，而下文将参照附图描述其制造方法。在第一实施例中半导体器件的配置如图6至图8中的配置所述，然而为了简化说明也形成图9中的如下配置，该配置是图7和图8中配置的组合。在制造第一实施例中的半导体器件的方法中，使用与图9对应的截面图进行说明以便使对准标记形成区域中形成的图案P1a、P1b、P2和P3之间的位置关系更易于查看。
首先如图11中所示，预备p型杂质如硼(B)已经引入其中的由单晶硅制成的半导体衬底1S。在这一情况下，半导体衬底1S处于形状基本上为圆盘的半导体晶片的状态。然后如图12中所示，在半导体衬底1S的集成电路形成区域中形成隔离元件的元件隔离区域STI。形成元件隔离区域STI以防止元件相互干扰。可以使用例如STI(浅沟槽隔离)方法来形成元件隔离区域STI。例如，通过STI方法形成元件隔离区域STI如下。也就是说，通过使用光刻技术和蚀刻技术在半导体衬底1S上形成元件隔离槽。然后，在半导体衬底1S上方形成氧化硅膜以便嵌入于元件隔离槽中。此后，通过CMP(化学机械抛光)方法来去除半导体衬底1S上方形成的不需要的氧化硅膜。因而，有可能形成其中氧化硅膜仅嵌入于元件隔离槽中的元件隔离区域STI。在第一实施例中，在用于在集成电路形成区域中形成元件隔离区域STI的工艺中，也在防护环区域中形成元件隔离区域STI而在对准标记形成区域中也形成图案P3。对准标记形成区域中形成的图案P3也具有如下结构，在该结构中氧化硅膜嵌入于与集成电路形成区域中形成的元件隔离区域STI相似的槽中。在第一实施例中，特征之一在于图案P3形成于对准标记形成区域中并且有可能通过与元件隔离区域STI的工艺相同的工艺中形成图案P3来简化工艺。
接着，通过将杂质引入集成电路形成区域由元件隔离区域STI隔离的有源区中来形成p型阱PWL。通过离子注入方法将p型杂质如硼引入半导体衬底1S中来形成p型阱PWL。
随后，在p型阱PWL的表面区域中形成用于形成沟道的半导体区域(未示出)。形成沟道形成半导体区域以便调整形成沟道的阈值电压。
接着如图13中所示，栅极绝缘膜2形成于半导体衬底1S上方。栅极绝缘膜2由例如氧化硅膜形成并且可以通过使用例如热氧化方法来形成。然而，栅极绝缘膜2不限于氧化硅膜而是可以有各种改型，例如栅极绝缘膜2可以由氮氧化硅膜(SiON)形成。也就是说，该结构可以是如下结构，在该结构中在栅极绝缘膜2与半导体衬底1S之间的分界面中隔离氮。氮氧化硅膜在抑制膜中出现分界面级(boundary face level)时和在减少电子阱时比氧化硅膜更有效。因而，有可能改进栅极绝缘膜2的热载流子抵抗性质和绝缘性质。氮氧化硅膜与氧化硅膜相比更难以让杂质穿透。因而，通过使用氮氧化硅膜作为栅极绝缘膜2，有可能抑制由于栅极电极中的杂质朝着半导体衬底侧部的扩散所造成的阈值电压变化。可以通过使半导体衬底1S在包括氮的NO、NO₂或者NH₃氛围中接受热处理来形成氮氧化硅膜。也有可能通过在半导体衬底1S的表面上方形成由氧化硅膜制成的栅极绝缘膜2之后使半导体衬底1S在包括氮的氛围中接受热处理并且在栅极绝缘膜2与半导体衬底1S之间的分界面中隔离氮来获得相同效果。
栅极绝缘膜2也可以由例如高介电常数膜形成，该高介电常数膜具有比氧化硅膜的介电常数更高的介电常数。常规地，从绝缘性质优良并且在硅与氧化硅之间的分界表面中的电/物理稳定性优良这一事实的观点来看，使用氧化硅膜作为栅极绝缘膜2。然而，随着元件小型化的发展，要求栅极绝缘膜2的膜厚度极薄。如果使用这样的薄氧化硅膜作为栅极绝缘膜2，则流过MISFET沟道的电子穿透由氧化硅膜形成的阻挡壁到达栅极电极，也就是说，出现所谓的隧道电流。
因此最近开始使用如下高介电膜，通过使用介电常数比氧化硅膜的介电常数更高的材料，就相同电容而言可以增加物理膜厚度。高介电常数的膜使得有可能在维持它的电容不变之时增加物理膜厚度，由此减少漏电流。
例如，使用作为铪氧化物之一的氧化铪膜(HfO₂膜)作为高介电膜。然而，除了氧化铪膜还可以使用其它基于铪的绝缘膜如铝酸铪、HfON膜(氮氧化铪膜)、HfSiO膜(硅化铪膜)、HfSiON膜(氮氧化铪硅膜)和HfAlO膜。另外，也可以使用其中已经引入氧化物的基于铪的绝缘膜，比如钽氧化物、氧化铌、氧化钛、氧化锆、氧化镧和氧化钇。由于基于铪的绝缘膜与氧化铪膜相似地具有比氧化硅膜和氮氧化硅膜的介电常数更高的介电常数，所以可以获得与使用氧化铪膜相同的效果。
随后，多晶硅膜3形成于栅极绝缘膜2上方。可以通过使用例如CVD方法来形成多晶硅膜3。然后，通过使用光刻技术和离子注入方法将n型杂质如磷和砷引入n沟道型MISFET形成区域中的多晶硅膜3中。
接着如图14中所示，通过使用构图的抗蚀剂膜作为掩模进行蚀刻来加工多晶硅膜3，而在集成电路形成区域中形成栅极电极G。利用这一构图在对准标记形成区域中形成在与栅极电极G的层相同的层中形成的图案P2。第一实施例的特征之一在于图案P2形成于对准标记形成区域中并且可以通过在与栅极电极G的工艺相同的工艺中形成图案P2来简化工艺。
这里，在集成电路形成区域中的栅极电极G中n型杂质已经引入多晶硅膜3中。因而，栅极电极G的功函数值可以设置为硅导带附近的值(4.15eV)，因此有可能减少n沟道型MISFET的阈值电压。
随后如图15中所示，通过使用光刻技术和离子注入方法来形成浅的并且与n沟道型MISFET的栅极电极G一致的低浓度n型杂质扩散区域4。浅的低浓度n型杂质扩散区域4是半导体区域。
接着氧化硅膜形成于半导体衬底1S上方。可以通过例如使用CVD方法来形成氧化硅膜。然后，通过各向异性蚀刻氧化硅膜在栅极电极G的侧壁上形成侧壁5。侧壁5由氧化硅膜的单层膜形成，然而这不是限制性的并且例如可以形成由氮化硅膜和氧化硅膜的层叠膜组成的侧壁。
随后，使用光刻技术和离子注入方法在n沟道型MISFET形成区域中形成深的并且与侧壁5一致的高浓度n型杂质扩散区域6。深的高浓度n型杂质扩散区域6是半导体区域。深的高浓度n型杂质扩散区域6和浅的低浓度n型杂质扩散区域4一起形成源极区域。类似地，深的高浓度n型杂质扩散区域6和浅的低浓度n型杂质扩散区域4一起形成漏极区域。通过以这一方式由浅的n型杂质扩散区域4和深的n型杂质扩散区域6形成源极区域和漏极区域，有可能让源极区域和漏极区域具有LDD(轻掺杂漏极)结构。
在如上所述形成深的高浓度n型杂质扩散区域6之后，进行约1,000℃的热处理。因而，激活所引入的杂质。
此后，虽然未示意地示出，但是例如钴膜形成于半导体衬底上方。这时，形成钴膜以便直接地接触栅极电极G。类似地，钴膜也直接地接触深的高浓度n型杂质扩散区域6。
可以使用例如溅射方法来形成钴膜。在形成钴膜并且使它接受热处理之后，使构成栅极电极G的多晶硅膜3与钴膜相互反应以形成硅化钴膜(未示出)。因而，栅极电极G具有多晶硅膜3和硅化钴膜(未示出)的层叠结构。形成硅化钴膜(未示出)以便减少栅极电极G的电阻。类似地，通过上述热处理，硅和钴膜也在深的高浓度n型杂质扩散区域6的表面上方相互反应，并且形成硅化钴膜(未示出)。因而有可能也减少深的高浓度n型杂质扩散区域6中的电阻。
然后从半导体衬底1S去除未反应的钴膜。在第一实施例中形成硅化钴膜(未示出)，然而可以形成硅化镍膜或者硅化钛膜而不是硅化钴膜(未示出)。
接着如图16中所示，在半导体衬底1S的主表面上方形成用作层间绝缘膜的氮化硅膜7。氮化硅膜7可以通过例如CVD方法来形成并且是为了形成在随后工艺中将通过自对准(SAC)而形成的接触孔而形成的膜。然后如图17中所示，作为层间绝缘膜的氧化硅膜8形成于氮化硅膜7上方。可以用例如TEOS(四乙基原硅酸盐)作为原材料通过使用CVD方法来形成氧化硅膜8。然后通过使用例如CMP(化学机械抛光)方法来整平氧化硅膜8的表面。这时，在作为层间绝缘膜的氧化硅膜8的下层中，也在栅极电极G旁边形成图案P2。因而，氧化硅膜8的基座图案(栅极电极G和图案P2)从集成电路形成区域到对准标记形成区域是均匀的，因此在对准标记形成区域中提高了氧化硅膜8的平坦度。
随后使用光刻技术和蚀刻技术在氧化硅膜8中形成接触孔。然后，在包括接触孔的底部和内壁的氧化硅膜上方形成钛/氮化钛膜。钛/氮化钛膜由钛膜和氮化钛膜的层叠膜组成并且可以通过使用例如溅射方法来形成。钛/氮化钛膜具有所谓的如下阻挡性质，该阻挡性质防止例如作为将在随后工艺中嵌入的膜的材料的钨扩散到硅中。然后，钨膜形成于半导体衬底1S的整个主表面上方以便嵌入于接触孔中。可以通过使用例如CVD方法来形成钨膜。然后，可以通过例如CMP方法去除氧化硅膜8上方形成的不需要的钛/氮化钛膜和钨膜来形成塞PLG1。塞PLG1形成于例如集成电路形成区域和防护环区域中。
接着如图18中所示，钛/氮化钛膜、含铜的铝膜和钛/氮化钛膜依次形成于氧化硅膜8和塞PLG1上方。可以通过使用例如溅射方法来形成这些膜。随后通过使用光刻技术和蚀刻技术对这些膜进行构图并且形成第一层布线L1。在这一工艺中，布线GR1形成于防护环区域中，而图案P1b形成于对准标记形成区域中。第一实施例的一个特征在于图案P1b形成于对准标记形成区域中并且可以通过在与第一层布线L1的工艺相同的工艺中形成图案P1b来简化工艺。形成图案P1b以具有与下层中形成的图案P2的图案相同的图案，并且形成图案P1b以使其以平面方式与图案P2重叠。
随后如图19中所示，氧化硅膜9形成于氧化硅膜8上方以及第一层布线L1、图案P1b和布线GR1上方。可以用例如TEOS(四乙基原硅酸盐)作为原材料通过使用CVD方法来形成氧化硅膜9。然后，通过使用例如CMP(化学机械抛光)方法来整平氧化硅膜9的表面。这时，在作为层间绝缘膜的氧化硅膜9的下层中，也在第一层布线L1旁边形成图案P1b。因而，氧化硅膜9的基座图案(第一层布线L1和图案P1b)从集成电路形成区域到对准标记形成区域是均匀的，因此在对准标记形成区域中提高了氧化硅膜9的平坦度。
随后，使用光刻技术和蚀刻技术在氧化硅膜9中形成接触孔。然后，钛/氮化钛膜形成于包括接触孔的底部和内壁的氧化硅膜上方。钛/氮化钛膜由钛膜和氮化钛膜的层叠膜组成并且可以通过使用例如溅射方法来形成。钛/氮化钛膜具有所谓的如下阻挡性质，该阻挡性质防止例如作为将在随后工艺中嵌入的膜的材料的钨扩散到硅中。然后，钨膜形成于氧化硅膜9的整个主表面上方以便嵌入于接触孔中。可以通过使用例如CVD方法来形成钨膜。然后，可以通过例如CMP方法去除氧化硅膜9上形成的不需要的钛/氮化钛膜和钨膜来形成塞PLG2。塞PLG2形成于例如集成电路形成区域和防护环区域中。
接着如图20中所示，钛/氮化钛膜、含铜的铝膜和钛/氮化钛膜依次形成于氧化硅膜9和塞PLG2上方。可以通过使用例如溅射方法来形成这些膜。随后，通过使用光刻技术和蚀刻技术对这些膜进行构图并且形成第二层布线L2。在这一工艺中，布线GR2形成于防护环区域中，而图案P1a形成于对准标记形成区域中。第一实施例的特征之一在于图案P1a形成于对准标记形成区域中并且可以通过在与第二层布线L2的工艺相同的工艺中形成图案P1a来简化工艺。形成图案P1a以具有相对于下层中形成的图案P2的图案有移位的图案，并且形成图案P1以使其不以平面方式与图案P1b重叠。
随后如图21中所示，氧化硅膜10形成于氧化硅膜9上方以及第二层布线L2、图案P1a和布线GR2上方。可以用例如TEOS(四乙基原硅酸盐)作为原材料通过使用CVD方法来形成氧化硅膜10。然后，通过使用例如CMP(化学机械抛光)方法来整平氧化硅膜10的表面。这时，在作为层间绝缘膜的氧化硅膜10的下层中，也在第二层布线L2旁边形成图案P1a。因而，氧化硅膜10的基座图案(第二层布线L2和图案P1a)从集成电路形成区域到对准标记形成区域是均匀的，因此在对准标记形成区域中提高了氧化硅膜10的平坦度。
随后，使用光刻技术和蚀刻技术在氧化硅膜10中形成接触孔。然后，钛/氮化钛膜形成于包括接触孔的底部和内壁的氧化硅膜上方。钛/氮化钛膜由钛膜和氮化钛膜的层叠膜组成并且可以通过使用例如溅射方法来形成。钛/氮化钛膜具有所谓的如下阻挡性质，该阻挡性质防止例如作为将在随后工艺中嵌入的膜的材料的钨扩散到硅中。然后，钨膜形成于氧化硅膜10的整个表面上方以便嵌入于接触孔中。可以通过使用例如CVD方法来形成钨膜。然后，可以通过例如CMP方法去除氧化硅膜10上方形成的不需要的钛/氮化钛膜和钨膜来形成塞PLG3。塞PLG3形成于例如集成电路形成区域和防护环区域中。
接着，钛/氮化钛膜、含铜的铝膜和钛/氮化钛膜依次形成于氧化硅膜10和塞PLG3上方。可以通过使用例如溅射方法来形成这些膜。随后，通过使用光刻技术和蚀刻技术对这些膜进行构图，并且形成第三层布线L3。在这一工艺中，布线GR3形成于防护环区域中，而标记MK1形成于对准标记形成区域中。在对准标记形成区域中，图案P1a、P1b、P2和P3布置于标记MK1和围绕标记MK1的背景区域的下层中。以上述方式，有可能在半导体衬底1S的集成电路形成区域中形成MISFET和多层布线而在对准标记形成区域中形成图案P1a、P1b、P2和P3以及标记MK1。另外，有可能在防护环区域中形成防护环结构。
接着将描述用于在集成电路形成区域中形成凸出电极的工艺。首先如图22中所示，氧化硅膜11形成于氧化硅膜10上方以及第三层布线L3、标记MK1和布线GR3上方，而氮化硅膜12形成于氧化硅膜11上方。可以通过例如等离子体CVD方法来形成氧化硅膜11和氮化硅膜12。以这一方式，有可能在最上层布线层(第三层布线L3)上方形成由氧化硅膜11和氮化硅膜12组成的表面保护膜。
随后，使用光刻技术和蚀刻技术在表面保护膜中形成开口13。在第三层布线L3(垫)上方形成暴露第三层布线L3的表面的开口13。形成开口13使得它的尺寸小于第三层布线L3(垫)的尺寸。
接着如图23中所示，在包括开口13的内部的表面保护膜上方形成UBM(在凸出金属之下的)膜14。UBM膜14可以通过使用例如溅射方法来形成并且由单层膜或者比如钛膜、镍膜、钯膜、钛/钨合金膜、氮化钛膜和金膜的层叠膜形成。UBM膜14是除了具有用以提高凸出电极与垫或者表面保护膜之间粘合性的功能之外还具有如下阻挡功能的膜，该阻挡功能用以将在随后工艺中将形成的金膜的金属元素移动到第三层布线L3等而反过来抑制或者防止第三层布线L3等的金属元素朝着金膜的侧部移动。
随后，在UBM膜14上方涂敷抗蚀剂膜15之后，使抗蚀剂膜15接受曝光/显影工艺并且因此对它进行构图。进行构图使得形成开口16而无抗蚀剂膜15留在凸出电极形成区域中。然后如图24中所示，使用镀制方法在开口16内形成金膜17。这时，金膜17形成于表面保护膜(氮化硅膜12)上方并且也嵌入于开口13中。通过在开口13中嵌入金膜17来形成塞。
此后，通过去除构图的抗蚀剂膜15和由抗蚀剂膜15覆盖的UBM膜14来形成如图9中所示由金膜17和UBM膜14组成的凸出电极BP1。然后，通过分割半导体衬底1S，可以获得由半导体衬底1S划分而成的半导体芯片CHP。
接着将描述用于在装配衬底中粘合和装配上述形成的半导体芯片CHP的工艺。图25示出了半导体芯片CHP装配于玻璃衬底20(COG：玻璃上芯片)的情况。如图25中所示，在玻璃衬底20上方装配玻璃衬底21并且因此形成LCD的显示器部分。然后，在LCD的显示器部分附近的玻璃衬底20上方有如下区域，在该区域中将装配作为LCD驱动器的半导体芯片CHP。在半导体芯片CHP中形成凸出电极BP1、BP2，而凸出电极BP1、BP2与玻璃衬底20上方形成的电极20a(ITO电极)经由各向异性传导膜ACF来耦合。各向异性传导膜ACF被配置为具有绝缘层22和金属粒子23。
在这一工艺中，使用相机C来进行半导体芯片CHP和玻璃衬底20上方形成的电极20a的定位。在这一定位中，通过用相机C识别半导体芯片CHP中形成的对准标记来掌握半导体芯片CHP的准确位置。在第一实施例中，有可能使在对准标记的标记与围绕标记的背景区域之间的对比差异足够大，因此可以提高就相机而言对准标记的可见度。因而，有可能在半导体芯片CHP中形成的凸出电极BP1、BP2与玻璃衬底20上方形成的电极20a之间进行准确定位。
图26是示出了在用相机C进行定位之后如何在各向异性传导膜ACF上方装配半导体芯片CHP的截面图。在这一情况下，由于在半导体芯片CHP与玻璃衬底20之间的准确定位，所以凸出电极BP1、BP2定位于电极20a上方。
随后如图27中所示，凸出电极BP1、BP2和端子20a通过各向异性传导膜ACF来耦合。各向异性传导膜ACF是通过将传导细微金属粒子与热固树脂混合而形成为膜形状的膜。金属粒子主要由直径为3μm至5μm的如下球组成，在该球内部形成镍层和镀金层而该球的最外部用绝缘层覆盖。在这一状态下，当半导体芯片CHP装配于玻璃衬底20中时，各向异性传导膜ACF夹入玻璃衬底20的端子20a与半导体芯片CHP的凸出电极BP1、BP2之间。然后，当使用加热器等加热之时向半导体芯片CHP施加压力时，压力仅施加到与凸出电极BP1、BP2对应的区域。然后，各向异性传导膜ACF中散布的金属粒子相互接触和重叠、然后相互按压。因而传导路径经由金属粒子形成于各向异性传导膜ACF中。压力未施加到的各向异性传导膜ACF区域中的金属粒子仍具有金属粒子的表面中形成的绝缘层，因此可以在并排定位于横向方向上的凸出电极BP1之间和在并排定位于横向方向上的凸出电极BP2之间保持绝缘。因而有如下优点，即半导体芯片CHP可以装配于玻璃衬底20上方而即使在凸出电极BP1之间和在电极BP2之间的距离小也不会造成短路。
随后如图28中所示，玻璃衬底20和柔性印刷电路FPC也经由各向异性传导膜ACF来耦合。在以这一方式装配于玻璃衬底20上方的半导体芯片CHP中，用于输出的凸出电极BP2与LCD的显示器部分电耦合，而用于输入的凸出电极BP1与柔性印刷电路FPC耦合。
图29是示出了LCD(液晶显示器单元25)的整个配置的图。如图29中所示，在玻璃衬底上形成LCD的显示器部分24，而在显示器部分24上显示图像。在显示器部分24附近的玻璃衬底上装配作为LCD驱动器的半导体芯片CHP。在半导体芯片CHP的附近装配柔性印刷电路FPC，而作为驱动器的半导体芯片CHP装配于柔性印刷电路FPC与LCD的显示器部分24之间。以这一方式，半导体芯片CHP可以装配于玻璃衬底上。如上所述，有可能在液晶显示器单元25上装配作为LCD驱动器的半导体芯片CHP。
(第二实施例)
在上述第一实施例中，如图7和图8中所示，不同层中形成的图案P1a和图案P3被布置为使得它们以平面方式重叠(参照图7)，而不同层中形成的图案P1b和图案P2被布置为使得它们以平面方式重叠(参照图8)。与此对照，在第二实施例中，将描述如下例子，在该例子中形成于不同层中的图案P1a、P1b和P2被布置为使得它们以平面方式重叠、但是不以平面方式与图案P3重叠。
图30是示出了第二实施例中对准标记AM的配置的平面图。在第二实施例中的对准标记AM中，十字形标记MK1形成于矩形背景区域BG的中央。然后，在包括标记MK1下层的背景区域BG下层中形成点阵图案。图30中所示点阵图案是越过标记MK1的下层和背景区域BG的下层而不是在与标记MK1的层相同的层中形成的。图30中所示点阵图案示出了如下图案，在该图案中越过多层形成的图案以平面方式重叠，而不是形成于同一层中的图案。例如，图30中的A-A线穿越的点阵图案示出了图案P3。也就是说，图30中的A-A线是切割构成了点阵图案的图案P3的布置区域的线。另一方面，图30中的B-B线穿越的点阵图案示出了图案P1a。另外，点阵图案也示出了如下图案P1b，该图案虽然形成于与图案P1a的层不同的层中、但是是与图案P1a相似的平面图案。另外，点阵图案也示出了如下图案P2，该图案虽然形成于与图案P1b的层不同的层中、但是是与图案P1b相似的平面图案。也就是说，图30中的B-B线是切割构成了点阵图案的图案P1a、P1b和图案P2的布置区域的线。如上所述，通过交替地布置A-A线上的图案(P3)和B-B线上的图案(P1a、P1b和P2)来配置图30中的对准标记AM中形成的点阵图案。
图31是图30中的A-A线切割的截面图。可见图案P3如图31中所示在对准标记形成区域中形成于半导体衬底1S上方。与在第一实施例中一样，图案P3与集成电路形成区域中形成的元件隔离区域STI形成于同一层中并且结构与其结构相同。
图32是图30中的B-B线切割的截面图。可见图案P2、P1b和P1a如图32中所示形成于对准标记形成区域中。然后也可见图案P1a、P1b和P2形成于不同层中、但是被形成为在平面透视图中具有相同图案。
图33是其中图31和图32重叠的图。就该布置而言使图案P1a、P1b、P2与P3之间的位置关系更易于查看。如图33中所示，图案P1a、P1b、P2和P3形成于标记MK1和围绕标记MK1的背景区域的下层中并且在平面透视图中具有相同图案。另一方面，布置图案P3以使其相对于图案P1a、P1b和P2移位，并且布置图案P3以使其不以平面方式与图案P1a、P1b和P2重叠。如上所述，在第二实施例中，与在上述第一实施例中一样越过四层形成图案P1b、P1a、P2和P3，然而相应图案的平面布置关系不同。即使在这样的情况下仍可以获得与第一实施例中相同的效果。
也就是说，在第二实施例中也有可能借助对光的衍射和干涉进行利用的第一机制、对光的散射和截止进行利用的第二机制和对基座图案的均匀性进行利用的第三机制来使对准标记的对比差异变大。因而提高对准标记的可见度并且可以提高半导体芯片的定位精度。也就是说，在第二实施例中，即使对准标记的对比差异因各半导体芯片而不同，也仍有可能获得克服变化的对比差异。由此，即使从不同半导体晶片获得半导体芯片或者从同一半导体芯片的不同芯片区域获得半导体芯片，仍有可能提高对准标记的可见度并且提高任何半导体芯片的定位精度。
如上所述，基于实施例具体地描述了由发明人实现的发明，然而不言而喻本发明不限于上述实施例而是可以在不脱离本发明概念的范围内做出各种改型。
本发明可以广泛地使用于制造半导体器件的制造业中。