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1、10申请公布号CN102024744A43申请公布日20110420CN102024744ACN102024744A21申请号200910092514322申请日20090916H01L21/768200601H01L21/336200601H01L29/78200601H01L23/528200601H01L29/4120060171申请人中国科学院微电子研究所地址100029北京市朝阳区北土城西路3号72发明人尹海洲朱慧珑骆志炯74专利代理机构中科专利商标代理有限责任公司11021代理人赵伟54发明名称半导体器件及其制造方法57摘要本发明提出了一种双接触孔形成方法，包括以下步骤在半导体衬底。
2、上形成源极/漏极区域和替代栅结构，替代栅结构包括多晶硅栅；沉积第一层间介电层；对第一层间介电层进行平坦化处理，以暴露出替代栅结构中的多晶硅栅；去除多晶硅栅，并沉积形成金属栅；在第一层间介电层中刻蚀出第一源/漏区接触孔开口；在第一源/漏区接触孔开口中顺序沉积衬里和填充导电金属，以形成第一源/漏区接触孔；在第一层间介电层上沉积第二层间介电层；在第二层间介电层中刻蚀出第二源/漏区接触孔开口和栅区接触孔开口；以及在第二源/漏区接触孔开口和栅区接触孔开口中顺序沉积衬里和填充导电金属，以形成第二源/漏区接触孔和栅区接触孔。本发明还提出了一种通过上述工艺制造的半导体器件。51INTCL19中华人民共和国国家。
3、知识产权局12发明专利申请权利要求书3页说明书6页附图8页CN102024758A1/3页21一种双接触孔形成方法，包括以下步骤在半导体衬底上形成源极/漏极区域和替代栅结构，所述替代栅结构包括多晶硅栅；沉积第一层间介电层；对第一层间介电层进行平坦化处理，以暴露出所述替代栅结构中的多晶硅栅；采用替代栅工艺，去除多晶硅栅，并沉积形成金属栅；采用光刻工艺，在第一层间介电层中刻蚀出第一源/漏区接触孔开口，在第一源/漏区接触孔开口的底部，暴露出形成在半导体衬底上的源极/漏极区域；在第一源/漏区接触孔开口中顺序沉积衬里和填充导电金属，以形成第一源/漏区接触孔；在形成有第一源/漏区接触孔的第一层间介电层上沉。
4、积第二层间介电层；采用光刻工艺，在第二层间介电层中刻蚀出第二源/漏区接触孔开口和栅区接触孔开口，在第二源/漏区接触孔开口的底部，暴露出第一源/漏区接触孔，以及在栅区接触孔开口的底部，暴露出金属栅；以及在第二源/漏区接触孔开口和栅区接触孔开口中顺序沉积衬里和填充导电金属，以形成第二源/漏区接触孔和栅区接触孔。2根据权利要求1所述的双接触孔形成方法，其中所述第一源/漏区接触孔比所述第二源/漏区接触孔和所述栅区接触孔窄。3根据权利要求2所述的双接触孔形成方法，其中所述第一源/漏区接触孔的宽度为15100NM，所述第二源/漏区接触孔的宽度为20150NM，以及所述栅区接触孔的宽度为20150NM。4根。
5、据权利要求1所述的双接触孔形成方法，其中填充在所述第二源/漏区接触孔和所述栅区接触孔中的导电金属具有比填充在所述第一源/漏区接触孔中的导电金属小的电阻率。5根据权利要求1所述的双接触孔形成方法，其中所述第一层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的氧化硅SIO2、掺杂的氧化硅和氮化硅SI3N4，以及所述第二层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的氧化硅SIO2、掺杂的氧化硅和氮化硅SI3N4。6根据权利要求5所述的双接触孔形成方法，其中掺杂的氧化硅是硼硅玻璃或硼硅磷玻璃。7根据权利要求1所述的双接触孔形成方法，还包括以下步骤在沉积第一层间介电层之前，在形成有源极/。
6、漏极区域和替代栅结构的半导体衬底上，整体形成阻挡衬里。8根据权利要求7所述的双接触孔形成方法，其中所述阻挡衬里由SI3N4构成，且厚度为1050NM。9根据权利要求1所述的双接触孔形成方法，还包括以下步骤在沉积第二层间介电层之前，在形成有第一源/漏区接触孔的第一层间介电层上，权利要求书CN102024744ACN102024758A2/3页3整体形成阻挡层。10根据权利要求9所述的双接触孔形成方法，其中所述阻挡层由SI3N4构成，且厚度为1050NM。11根据权利要求1或4所述的双接触孔形成方法，其中所述衬里由从以下材料组中选择的至少一种材料构成TIN、TAN、TA和TI，以及所述导电金属由从。
7、以下材料组中选择的至少一种材料构成TI、AL、TIAL、CU和W。12根据权利要求1所述的双接触孔形成方法，其中所述第一层间介电层的厚度为1550NM，以及所述第二层间介电层的厚度为2590NM。13一种半导体器件，包括半导体衬底，具有形成在其上的源极/漏极区域和栅结构，所述栅结构包括金属栅；第一层间介电层，沉积在所述半导体衬底上，具有形成在其中的第一源/漏区接触孔，所述第一源/漏区接触孔与所述源极/漏极区域相接触；以及第二层间介电层，沉积在所述第一层间介电层上，具有形成在其中的第二源/漏区接触孔和栅区接触孔，所述第二源/漏区接触孔与所述第一源/漏区接触孔相接触，以及所述栅区接触孔与所述金属栅。
8、相接触。14根据权利要求13所述的半导体器件，其中所述第二源/漏区接触孔与所述栅区接触孔具有相同的深度。15根据权利要求13或14所述的半导体器件，其中所述第一源/漏区接触孔、所述第二源/漏区接触孔和所述栅区接触孔分别包括衬里和填充在其中的导电金属。16根据权利要求15所述的半导体器件，其中填充在所述第二源/漏区接触孔和所述栅区接触孔中的导电金属具有比填充在所述第一源/漏区接触孔中的导电金属小的电阻率。17根据权利要求15或16所述的半导体器件，其中所述衬里由从以下材料组中选择的至少一种材料构成TIN、TAN、TA和TI，以及所述导电金属由从以下材料组中选择的至少一种材料构成TI、AL、TIA。
9、L、CU和W。18根据权利要求13或14所述的半导体器件，其中所述第一源/漏区接触孔比所述第二源/漏区接触孔和所述栅区接触孔窄。19根据权利要求18所述的半导体器件，其中所述第一源/漏区接触孔的宽度为15100NM，所述第二源/漏区接触孔的宽度为20150NM，以及所述栅区接触孔的宽度为20150NM。20根据权利要求13或14所述的半导体器件，其中所述第一层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的氧化硅SIO2、掺杂的氧化硅和氮化硅SI3N4，以及权利要求书CN102024744ACN102024758A3/3页4所述第二层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的。
10、氧化硅SIO2、掺杂的氧化硅和氮化硅SI3N4。21根据权利要求20所述的半导体器件，其中掺杂的氧化硅是硼硅玻璃或硼硅磷玻璃。22根据权利要求13或14所述的半导体器件，还包括阻挡衬里，形成在所述第一层间介电层和所述半导体衬底之间。23根据权利要求22所述的半导体器件，其中所述阻挡衬里由SI3N4构成，且厚度为1050NM。24根据权利要求13或14所述的半导体器件，还包括阻挡层，形成在所述第一层间介电层和所述第二层间介电层之间。25根据权利要求24所述的半导体器件，其中所述阻挡层由SI3N4构成，且厚度为1050NM。26根据权利要求13或14所述的半导体器件，其中所述第一层间介电层的厚度为。
11、1550NM，以及所述第二层间介电层的厚度为2590NM。权利要求书CN102024744ACN102024758A1/6页5半导体器件及其制造方法技术领域0001本发明涉及半导体领域，尤其涉及半导体器件及其制造方法，更具体地，涉及一种用于替代栅的双接触孔形成方法以及利用所述方法制造出的半导体器件。背景技术0002随着半导体器件的尺寸越来越小，层间触点和接触孔CA也越来越小，且相互间的距离也随之减小。利用传统工艺制造较小的触点和接触孔存在以下一些问题1由于栅上的刻蚀深度与源/漏区中的刻蚀深度不同，容易造成接触孔与栅之间的短路；2由于源/漏区中的刻蚀深度较深且开口较小即，具有较小的宽高比，可能会。
12、引起无法完全刻通、插头填充金属中出现空洞等多种工艺缺陷，从而限制了工艺的选择性，而且导致了寄生电阻的增大。0003以下，将结合图1，对传统工艺所引起的问题进行详细描述。图1是示出了根据传统工艺制造的半导体器件的示意图。如图1所示，根据传统工艺制造的半导体器件主要包括SI衬底100、层间介电层180、硅化物区域110、金属栅120、源/漏区接触孔140和栅区接触孔130，其中金属栅120形成在高K介电层170上，高K介电层170沉积在SI衬底100上，在高K介电层170和金属栅120周围形成有侧壁160；层间介电层180沉积在SI衬底100上；硅化物区域110形成在SI衬底100上，嵌入在SI衬。
13、底100中；源/漏区接触孔140和栅区接触孔130形成在层间介电层180中，源/漏区接触孔140分别与硅化物区域110相接触，栅区接触孔130与金属栅120相接触。源/漏区接触孔140和栅区接触孔130分别包括衬里125和填充在其中的导电金属。如图1所示，为了形成栅区接触孔130而执行的刻蚀工艺的刻蚀深度HCA_GATE与为了形成源/漏区接触孔140而执行的刻蚀工艺的刻蚀深度HCA_SD不同，源/漏区接触孔140具有更小的宽高比，因此在源/漏区接触孔140的形成过程中，更容易产生无法完全刻通、插头填充金属中出现空洞等多种工艺缺陷。而且，由于源/漏区接触孔140的刻蚀工艺要求较高，极有可能导致源。
14、/漏区接触孔140与金属栅120之间的短路图1中的虚线所示。发明内容0004考虑到传统工艺的上述缺陷，本发明提出了一种用于替代栅的双接触孔形成方法，从而在源/漏区和栅区上形成具有相同刻蚀深度的源/漏区接触孔和栅区接触孔，在避免了源/漏区接触孔与栅之间的短路的同时，防止了工艺缺陷的形成；此外，本发明与替代栅工艺兼容。0005根据本发明的第一方案，提出了一种双接触孔形成方法，包括以下步骤在半导体衬底上形成源极/漏极区域和替代栅结构，所述替代栅结构包括多晶硅栅；沉积第一层间介电层；对第一层间介电层进行平坦化处理，以暴露出所述替代栅结构中的多晶硅栅；采用替代栅工艺，去除多晶硅栅，并沉积形成金属栅；采用。
15、光刻工艺，在第一层间介电层中刻蚀出第一源/漏区接触孔开口，在第一源/漏区接触孔开口的底部，暴露出说明书CN102024744ACN102024758A2/6页6形成在半导体衬底上的源极/漏极区域；在第一源/漏区接触孔开口中顺序沉积衬里和填充导电金属，以形成第一源/漏区接触孔；在形成有第一源/漏区接触孔的第一层间介电层上沉积第二层间介电层；采用光刻工艺，在第二层间介电层中刻蚀出第二源/漏区接触孔开口和栅区接触孔开口，在第二源/漏区接触孔开口的底部，暴露出第一源/漏区接触孔，以及在栅区接触孔开口的底部，暴露出金属栅；以及在第二源/漏区接触孔开口和栅区接触孔开口中顺序沉积衬里和填充导电金属，以形成第。
16、二源/漏区接触孔和栅区接触孔。0006优选地，所述第一源/漏区接触孔比所述第二源/漏区接触孔和所述栅区接触孔窄。更优选地，所述第一源/漏区接触孔的宽度为15100NM，所述第二源/漏区接触孔的宽度为20150NM，以及所述栅区接触孔的宽度为20150NM。0007优选地，填充在所述第二源/漏区接触孔和所述栅区接触孔中的导电金属具有比填充在所述第一源/漏区接触孔中的导电金属小的电阻率。0008优选地，所述第一层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的氧化硅SIO2、掺杂的氧化硅如硼硅玻璃、硼磷硅玻璃等和氮化硅SI3N4，以及所述第二层间介电层由从以下材料组中选择的至少一种材料构成未。
17、掺杂的氧化硅SIO2、各种掺杂的氧化硅如硼硅玻璃、硼磷硅玻璃等和氮化硅SI3N4。0009优选地，所述双接触孔形成方法还包括以下步骤在沉积第一层间介电层之前，在形成有源极/漏极区域和替代栅结构的半导体衬底上，整体形成阻挡衬里。其中，所述阻挡衬里由SI3N4构成，且厚度为1050NM。0010优选地，所述双接触孔形成方法还包括以下步骤在沉积第二层间介电层之前，在形成有第一源/漏区接触孔的第一层间介电层上，整体形成阻挡层。其中，所述阻挡层由SI3N4构成，且厚度为1050NM。0011优选地，所述衬里由从以下材料组中选择的至少一种材料构成TIN、TAN、TA和TI，以及所述导电金属由从以下材料组中。
18、选择的至少一种材料构成TI、AL、TIAL、CU和W。0012优选地，所述第一层间介电层的厚度为1550NM，以及所述第二层间介电层的厚度为2590NM。0013根据本发明的第二方案，提出了一种半导体器件，包括半导体衬底，具有形成在其上的源极/漏极区域和栅结构，所述栅结构包括金属栅；第一层间介电层，沉积在所述半导体衬底上，具有形成在其中的第一源/漏区接触孔，所述第一源/漏区接触孔与所述源极/漏极区域相接触；以及第二层间介电层，沉积在所述第一层间介电层上，具有形成在其中的第二源/漏区接触孔和栅区接触孔，所述第二源/漏区接触孔与所述第一源/漏区接触孔相接触，以及所述栅区接触孔与所述金属栅相接触。0。
19、014优选地，所述第二源/漏区接触孔与所述栅区接触孔具有相同的深度。0015优选地，所述第一源/漏区接触孔、所述第二源/漏区接触孔和所述栅区接触孔分别包括衬里和填充在其中的导电金属。更优选地，填充在所述第二源/漏区接触孔和所述栅区接触孔中的导电金属具有比填充在所述第一源/漏区接触孔中的导电金属小的电阻率。更优选地，所述衬里由从以下材料组中选择的至少一种材料构成TIN、TAN、TA和TI，以及所述导电金属由从以下材料组中选择的至少一种材料构成TI、说明书CN102024744ACN102024758A3/6页7AL、TIAL、CU和W。0016优选地，所述第一源/漏区接触孔比所述第二源/漏区接触。
20、孔和所述栅区接触孔窄。更优选地，所述第一源/漏区接触孔的宽度为15100NM，所述第二源/漏区接触孔的宽度为20150NM，以及所述栅区接触孔的宽度为20150NM。0017优选地，所述第一层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的氧化硅SIO2、各种掺杂的氧化硅如硼硅玻璃、硼磷硅玻璃等和氮化硅SI3N4，以及所述第二层间介电层由从以下材料组中选择的至少一种材料构成未掺杂的氧化硅SIO2、各种掺杂的氧化硅如硼硅玻璃、硼磷硅玻璃等和氮化硅SI3N4。0018优选地，所述半导体器件还包括阻挡衬里，形成在所述第一层间介电层和所述半导体衬底之间。其中，所述阻挡衬里由SI3N4构成，且厚度。
21、为1050NM。0019优选地，所述半导体器件还包括阻挡层，形成在所述第一层间介电层和所述第二层间介电层之间。其中，所述阻挡层由SI3N4构成，且厚度为1050NM。0020优选地，所述第一层间介电层的厚度为1550NM，以及所述第二层间介电层的厚度为2590NM。0021根据本发明，第二源/漏区接触孔和栅区接触孔具有相同的刻蚀深度，因而，能够有效地降低接触孔与栅之间发生短路的可能性，而且刻蚀宽高比较为接近，因而，降低了对刻蚀工艺和接触孔填充的要求，同时，也减小了发生工艺缺陷的可能性。此外，本发明利用替代栅工艺，与典型的替代栅流程兼容。附图说明0022通过下面结合附图说明本发明的优选实施例，将。
22、使本发明的上述及其它目的、特征和优点更加清楚，其中0023图1是示出了根据传统工艺制造的半导体器件的示意图；以及0024图214是示出了本发明所提出的半导体器件制造方法的各个步骤的示意图，其中图14示出了根据本发明所提出的半导体器件制造方法制造完成的半导体器件。0025应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。具体实施方式0026下面参照附图对本发明的优选实施例进行详细说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。0027首先，参考图1。
23、4，对根据本发明所提出的工艺制造的半导体器件进行详细描述。图14是示出了根据本发明所提出的半导体器件制造方法制造完成的半导体器件的示意图。0028如图14所示，根据本发明所提出的工艺制造的半导体器件主要包括SI衬底200、第一层间介电层280厚度为1550NM、第二层间介电层380厚度为2590NM、硅化物区域210、金属栅220、第一源/漏区接触孔240宽度为15100NM、第二源/漏区接触孔340宽度为20150NM和栅区接触孔330宽度为20150NM，其说明书CN102024744ACN102024758A4/6页8中金属栅220形成在高K介电层270厚度为13NM上，高K介电层270。
24、沉积在SI衬底200上，在高K介电层270和金属栅220周围形成有SIN侧壁260宽度为1040NM；第一层间介电层280沉积在SI衬底200上；第二层间介电层380沉积在第一层间介电层280上；硅化物区域210形成在SI衬底200上，嵌入在SI衬底200中；第一源/漏区接触孔240形成在第一层间介电层280中，且分别与硅化物区域210相接触；第二源/漏区接触孔340和栅区接触孔330形成在第二层间介电层380中，第二源/漏区接触孔340分别与第一源/漏区接触孔240相接触，栅区接触孔330与金属栅220相接触。第一源/漏区接触孔240分别包括衬里225厚度为215NM和填充在其中的导电金属，。
25、以及第二源/漏区接触孔340和栅区接触孔330分别包括衬里325厚度为215NM和填充在其中的导电金属。0029根据本发明，第二源/漏区接触孔340和栅区接触孔330具有相同的刻蚀深度，因而，能够有效地降低接触孔与栅之间发生短路的可能性，而且刻蚀宽高比较为接近，因而，降低了对刻蚀工艺和接触孔填充的要求，同时，也减小了发生工艺缺陷的可能性。0030接下来，将结合图214，对根据本发明的半导体器件制造方法的各个步骤进行详细描述。0031首先，如图2所示，在SI衬底200上形成硅化物区域210和替代栅结构高K介电层270、多晶硅栅320、围绕和覆盖高K介电层270和多晶硅栅320的SIN侧壁260和。
26、SIN盖层。作为本发明的示例，高K介电层270的厚度为13NM，多晶硅栅320的厚度为2070NM，SIN侧壁260在图示水平方向上的宽度为1040NM，SIN盖层的厚度为1540NM。这一步骤同样是传统工艺的一部分，这里形成了多晶硅栅320以作为替代金属栅的替代栅。0032在形成了图2所示的结构之后，执行图3所示的步骤之前，可以在图2所示的结构上整体形成一阻挡衬里例如，可由SI3N4构成未示出，阻挡衬里的厚度为1050NM。0033然后，如图3所示，在已形成硅化物区域210和替代栅结构的SI衬底200上沉积第一层间介电层INTERLAYERDIELECTRICLAYER280。例如，未掺杂的。
27、氧化硅SIO2、各种掺杂的氧化硅如硼硅玻璃、硼磷硅玻璃等和氮化硅SI3N4等可以作为第一层间介电层280的构成材料。0034接下来，如图4所示，对第一层间介电层280进行化学机械平坦化CMP处理，从而暴露出替代栅结构的SIN盖层。0035然后，如图5所示，执行另外的CMP处理或针对SIN的反应离子刻蚀RIE处理，去除SIN盖层，暴露出替代栅结构的多晶硅栅320。0036之后，如图6所示，采用湿法刻蚀或干法刻蚀，去除多晶硅栅320。0037接下来，如图7所示，采用典型的替代栅工艺，沉积形成金属栅220。在完成这一步骤之后，作为替代栅的多晶硅栅320已经完全被金属栅220所取代。0038然后，如图。
28、8和9所示，采用光刻工艺，形成光刻胶掩模图8，并执行光刻、去胶工艺，在第一层间介电层280中的预定位置，形成接触孔开口，在接触孔开口的底部，暴露出位于SI衬底200上的硅化物区域210图9。在包含阻挡衬里未示出的说明书CN102024744ACN102024758A5/6页9情况下，需要刻蚀穿透位于接触孔开口的底部、硅化物区域210上的阻挡衬里，以暴露出硅化物区域210。0039之后，如图10所示，在接触孔开口中沉积形成金属插头，从而形成第一源/漏区接触孔240，使得第一源/漏区接触孔240分别与其下方相应位置的硅化物区域210相接触。在这一步骤中，首先沉积衬里225例如，TIN、TAN、TA。
29、或TI，典型地，厚度在大约2NM到大约15NM之间，然后再沉积导电金属例如，TI、AL、TIAL、CU、W等，最后再执行金属的CMP工艺。第一源/漏区接触孔240的形成工艺与传统工艺相同或类似。根据本发明，第一源/漏区接触孔240的宽度图示水平宽度为15100NM。0040在形成了图10所示的结构之后，执行图11所示的步骤之前，可以在图10所示的结构上整体形成一阻挡层例如，可由SI3N4构成未示出，阻挡层的厚度为1050NM。0041接下来，如图11所示，在已形成第一源/漏区接触孔240和金属栅220的第一层间介电层280上沉积第二层间介电层380。例如，未掺杂的氧化硅SIO2、各种掺杂的氧化。
30、硅如硼硅玻璃、硼磷硅玻璃等和氮化硅SI3N4等可以作为第二层间介电层380的构成材料。由于之前图10中所执行的CMP工艺，第二层间介电层380具有平坦的上表面。0042然后，如图12和13所示，采用光刻工艺，形成光刻胶掩模图12，并执行光刻、去胶工艺，在第二层间介电层380中的预定位置，形成接触孔开口，在接触孔开口的底部，暴露出位于第一层间介电层280中的第一源/漏区接触孔240和金属栅220图13。在包含阻挡层未示出的情况下，需要刻蚀穿透位于接触孔开口的底部、第一源/漏区接触孔240和金属栅220上的阻挡衬里，以暴露出第一源/漏区接触孔240和金属栅220。0043最后，如图14所示，在接触。
31、孔开口中沉积形成金属插头，从而形成第二源/漏区接触孔340和栅区接触孔330，使得第二源/漏区接触孔340分别与其下方相应位置的第一源/漏区接触孔240相接触，以及使得栅区接触孔330与金属栅220相接触。在这一步骤中，首先沉积衬里325例如，TIN、TAN、TA或TI，典型地，厚度在大约2NM到大约15NM之间，然后再沉积导电金属例如，TI、AL、TIAL、CU、W等，最后再执行金属的CMP工艺。第二源/漏区接触孔340和栅区接触孔330的形成工艺与传统工艺相同或类似。根据本发明，第二源/漏区接触孔340的宽度图示水平宽度为20150NM；栅区接触孔330的宽度图示水平宽度为20150NM。。
32、0044此外，根据本发明，可以对导电金属进行选择，从而使填充在第二源/漏区接触孔340和栅区接触孔330中的导电金属具有比填充在第一源/漏区接触孔240中的导电金属小的电阻率。例如，填充在第二源/漏区接触孔340和栅区接触孔330中的导电金属可以选择为CU，而填充在第一源/漏区接触孔240中的导电金属可以选择为AL；或者填充在第二源/漏区接触孔340和栅区接触孔330中的导电金属可以选择为AL，而填充在第一源/漏区接触孔240中的导电金属可以选择为TI。0045由此，可以得到根据本发明的半导体器件。如前所述，第二源/漏区接触孔340和栅区接触孔330具有相同的刻蚀深度，因而，能够有效地降低接触。
33、孔与栅之间发生短路的可能性，而且刻蚀宽高比较为接近，因而，降低了对刻蚀工艺和接触孔填充的要说明书CN102024744ACN102024758A6/6页10求，同时，也减小了发生工艺缺陷的可能性。0046此外，根据本发明，第一源/漏区接触孔240与栅结构具有相同的高度，这样的结构使得形成第一源/漏区接触孔240的工艺过程更为容易，在这种情况下，完全是在平坦的表面上来执行光刻工艺。而且，这样的结构使得本发明与标准的替代栅工艺完全兼容。0047至此已经结合优选实施例对本发明进行了描述。应该理解，本领域技术人员在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围。
34、不局限于上述特定实施例，而应由所附权利要求所限定。说明书CN102024744ACN102024758A1/8页11图1图2说明书附图CN102024744ACN102024758A2/8页12图3图4说明书附图CN102024744ACN102024758A3/8页13图5图6图7说明书附图CN102024744ACN102024758A4/8页14图8图9说明书附图CN102024744ACN102024758A5/8页15图10图11说明书附图CN102024744ACN102024758A6/8页16图12说明书附图CN102024744ACN102024758A7/8页17图13说明书附图CN102024744ACN102024758A8/8页18图14说明书附图CN102024744A。