被隔离的集成电路器件 背景技术
在半导体集成电路(IC)芯片的制造中，经常必须电隔离形成于芯片的表面上的器件。存在各种做此的方式。一种方式是使用公知的LOCOS(硅的局部氧化)工艺，其中芯片的表面用例如氮化硅的相对硬的材料遮掩并且在掩模的开口中热生长厚氧化物层。另一种方式是在硅中蚀刻沟槽并且随后用例如氧化硅的电介质材料填充沟槽，其被称为沟槽隔离。虽然LOCOS和沟槽隔离都可以避免器件之间的不希望的表面导电，但是它们不有助于完全电隔离。
完全电隔离对于集成某些类型的晶体管是必须的，包括双极结晶体管和包括功率DMOS晶体管的各种金属氧化物半导体(MOS)晶体管。对于允许CMOS控制电路在工作期间浮置于比衬底电位高得多的电位，完全隔离也是必须的。完全隔离在模拟、功率和混合信号集成电路的制造中尤为重要。
虽然传统CMOS晶片制造提供了高密度晶体管集成，但是它不有助于其制造的器件的完全电隔离。具体地，包含于在P型衬底中制造的传统CMOS中的NMOS晶体管具有短路于衬底的其P阱“本体”或者“背栅极”并且因而不能浮置于衬底电位之上。该限制是实质性的，阻碍了NMOS晶体管作为高侧开关，模拟导通晶体管，或作为双向开关的应用。它还使得电流探测更为困难并且经常排除了使得NMOS器件更为抗雪崩所需要的集成源极-本体短路的使用。
此外，由于传统CMOS中的P型衬底被偏置为最负的芯片上电位(界定为“地”)，所以每一个NMOS器件都必须受到不希望的衬底噪声。
完全电隔离的需求在相关的申请No.11/298,075，标题为“半导体集成电路衬底的隔离结构及其制造方法”(“Isolation Structures For SemiconductorIntegrated Circuit And Methods Of Forming The Same”)中被详细描述，其于2005年12月9日提交，作者为R.K.Williams等，其整体通过引用的方式结合于此。
传统隔离工艺技术
集成器件的完全电隔离典型地使用三重扩散、外延结、或电介质隔离而实现。完全电隔离的最通常的形式是结隔离。尽管没有氧化物围绕各器件或电路的电介质隔离那样理想，在历史上结隔离提供了制造成本和隔离性能之间的最佳折衷。
采用结隔离，电隔离的CMOS要求复杂的结构，其要求在电连接至P型衬底的深P型隔离的环形环所围绕的P型衬底的顶上生长N型外延层，以通过下面和在所有侧上的P型材料而完全隔离N型外延岛。外延层的生长是缓慢和耗时的，代表半导体晶片制造中单个最昂贵的步骤。隔离扩散也是昂贵的，使用延长的持续时间(高达18小时)的高温扩散形成。为了能够抑制寄生器件，重掺杂N型埋入层NBL还必须在外延生长之前被遮掩并且被选择性地引入。
为了在外延生长和隔离扩展期间最小化向上扩散，慢扩散掺杂剂例如砷(As)或锑(Sb)被选择以便形成N型埋入层(NBL)。但是在外延生长之前，该NBL层必须被扩散得足够深从而减小其表面浓度，否则外延生长的浓度控制将受到不利影响。因为NBL由慢扩散剂构成，所以该外延前扩散工艺可以花费大于10小时。
仅当隔离完成之后才可以开始传统CMOS制造，与传统CMOS相比，结隔离工艺的制造添加了相当多的时间和复杂度。
由于结隔离制造方法取决于高温工艺以便形成深扩散的结并且生长外延层，这些高温工艺是昂贵的并且难于制造，并且与大直径晶片制造不相容，所以展示出器件电性能的显著变化并且阻碍高晶体管集成密度。结隔离的另一缺点是被隔离结构浪费且否则可以用于制造有效的晶体管或电路地面积。作为又一复杂化的因素，对于结隔离，设计准则(和被浪费的面积)取决于被隔离的器件的最大电压。显然，传统外延结隔离，尽管其电益处，过于浪费面积以致于不能仍作为混合信号和功率集成电路的可行的技术选项。
传统结隔离的限制在前述申请No.11/298,075中被更为详细地描述。
采用轮廓注入的无外延全隔离BCD工艺
如Richard K.Williams等人在美国专利No.6,855,985、6,900,091和6,943,426中所公开的(其通过引用的方式在此并入)，完全隔离工艺集成CMOS，双极和DMOS晶体管可以被实现而无需高温扩散或外延。该模块化BCD工艺的原理依赖通过有轮廓的氧化物的高能(MeV)离子注入从而生产具有实质上无需高温工艺的自形成隔离结构。通过有轮廓的氧化物的共形离子注入的原理的构思是，通过穿过较厚的氧化物层注入，掺杂剂原子将位于更接近硅表面；而通过穿过较薄的氧化物层注入，掺杂剂原子将位于硅中更深，离开表面。由于没有采用高温工艺，该低热预算工艺从经历极少或没有掺杂剂再分布的“注入原样”的掺杂剂分布获益。
穿过LOCOS场氧化物而被注入的掺杂剂，形成共形隔离结构，其又被用于包封和隔离多电压CMOS、双极晶体管和来自共同的P型衬底的其它器件。相同的工艺能够集成双极晶体管和各种双结DMOS功率器件，所有都使用共形和不同剂量和能量的不同剂量和能量的链式离子注入而被调整。
虽然该无外延低热预算技术具有超过非隔离和外延的结隔离工艺的许多优点，但是其对于LOCOS的依赖性施加了对调整尺寸为更小尺寸和较高晶体管密度的能力上的某些限制。
为了改善CMOS晶体管集成密度，出现于LOCOS结构的边缘的公知的鸟喙锥形必须被减小为更为垂直的结构，使得器件可以放置得更接近，用于更高的封装密度。但是，窄LOCOS鸟喙引起隔离侧壁的宽度变得不可接受地窄并且隔离质量被牺牲。在比光刻限制大得多的尺寸，LOCOS的其它实际限制变得明显。这样的限制包括被扭曲的场氧化物形状、过量的氧化物减薄、高应力、高表面状态电荷、低劣质量的栅极电介质等等。
所需要的是实施消除了前述LOCOS的限制的完全隔离的、低热预算、无外延的集成电路工艺的新策略。
本发明还包括隔离的MOSFET，其包括沉没的底板隔离区，包括电介质材料的填充的沟槽，和从填充的沟槽的底部延伸至底板隔离区的侧壁隔离区，这些元件包封衬底的隔离的袋，MOSFET形成于隔离袋中。在一实施例中，沟槽用电介质材料填充；在另一实施例中，沟槽包括导电材料和衬里沟槽的壁的电介质材料。
【发明内容】
本发明的隔离结构，包括沉没的底板隔离区、位于所述底板隔离区上方的电介质填充的沟槽、和从沟槽的底部延伸至底板隔离区的侧壁隔离区，所有这些一起包封衬底的隔离袋。底板隔离区通过将掺杂剂注入衬底而形成并且侧壁隔离区相似地通过在用电介质材料填充沟槽之前通过穿过沟槽的底部注入掺杂剂而形成。侧壁隔离区可以通过一系列不同注入能量的注入而形成。这些工艺可以在低温环境中进行，使得注入区保持与当被注入时基本相同的尺寸和形状。没有使用外延或其它高温工艺。在可以以任意顺序进行步骤的意义上，工艺是模块化的，尽管优选在注入侧壁隔离区之前蚀刻沟槽。
本发明包括在隔离袋中各种器件的制造，包括MOSFET、JFET、双极晶体管和二极管。包括一个以上深部的非单调阱可以被用于优化器件性能，该深部比一个以上的浅部更重掺杂。例如，N沟道MOSFET可以在该型的P型阱中形成，或者P沟道MOSFET可以在该型的N型阱中形成。双极晶体管的集电区或基区可以包括该型的阱并且可以用与制造MOSFET的阱相同的工艺步骤制造。
在本发明的一替代实施例中，沟槽与用电介质层衬层并且包含导电材料，而不是用电介质材料填充。这允许经由沟槽对于侧壁和底板隔离区的电接触。
【附图说明】
图1A是没有浅沟槽的类型II的无外延隔离结构的截面图。
图1B是具有浅沟槽的类型II的无外延隔离结构的截面图。
图2A是通过栅极的形成的无外延的隔离的双极-CMOS-DMOS(BCD)设置的制造的工艺流程图。
图2B是来自浅注入的无外延的隔离的BCD设置的制造的工艺流程图。
图3A-1和3A-2一起是使用类型II沟槽隔离工艺制造的多电压的隔离的CMOS的截面图。
图3B是使用类型II沟槽隔离工艺制造的P基极和P阱型NPN双极晶体管的截面图。
图3C是使用类型II沟槽隔离工艺制造的N基极和N阱型PNP双极晶体管的截面图。
图4A是使用类型II沟槽隔离工艺制造的未隔离的高电压扩展LDD N沟道横向DMOS器件的截面图。
图4B是使用类型II沟槽隔离工艺制造的漏极中心的隔离的高电压扩展LDD N沟道横向DMOS器件的截面图。
图4C是使用类型II沟槽隔离工艺制造的源极中心的隔离的高电压扩展LDD N沟道横向DMOS器件的截面图。
图5是使用类型II隔离工艺制造的高电压扩散LDD P沟道横向DMOS器件的截面图。
图6A是使用类型II隔离工艺制造的隔离的公共阳极P-N结整流器的截面图。
图6B是使用类型II隔离工艺制造的隔离的分段阳极P-N结整流器的截面图。
图7A是隔离的高电压P沟道JFET的截面图。
图7B是隔离的低压P沟道JFET的截面图。
图8是PNP和NPN多晶硅发射极双极晶体管的截面图。
图9A-9F示出了与类型II隔离相关的设计准则，包括表面P+区和DN底板隔离区之间的分离(图9A)；靠近NI区的N型阱(图9B)；接触NI区的N型阱(图9C)；基本交叠NI区的N型阱(图9D)；交叠DN底板隔离区的N型阱(图9E)；和N型阱上方的P型袋的形成(图9F)。
图10A-10F是示出图9A-9F的各垂直截面的掺杂剂分布的曲线图。
图11A-11C是示出类型II隔离结构内部的N型阱的上部的不同形式的掺杂剂分布的曲线图。
图12A是示出DP注入和DN底板隔离区的中间深度的制造的截面图。
图12B是示出电介质填充沟槽和下面的NI区的制造的截面图。
图13A是具有中间深度DP注入的高电压N沟道和P沟道LDD MOSFET的截面图。
图13B是具有中间深度DP注入的NB和NW基PNP晶体管的截面图。
图14A是具有对称漂移区的LDD N沟道MOSFET的截面图。
图14B是具有非对称漂移区的LDD N沟道MOSFET的截面图。
图14C是具有非对称漂移区和毗邻隔离沟槽的漏极区的LDD N沟道MOSFET的截面图。
图14D是具有通过侧壁隔离体形成的漂移区的LDD N沟道MOSFET的截面图。
图14E是具有非对称漂移和中心漏极区的LDD N沟道MOSFET的截面图。
图15A-15E分别是在图14A-14E中所示出的MOSFET的平面图。
图16A是使用根据本发明的替代类型的隔离的CMOS对和DMOS的截面图。
图16B是使用替代类型的隔离的两个隔离的NPN和PNP的截面图。
【具体实施方式】
为了消除与现有技术的工艺相关的前述限制，在此描述的器件使用替代LOCOS的浅、中、或深沟槽隔离区(所谓STI或DTI)而隔离。这些电介质填充沟槽与高能和链离子注入结合从而形成底板隔离并且提高了侧壁隔离的电压能力。
侧壁隔离的STI或DTI和高能注入的底板隔离的新结合以各种形式表达，方法和设备的创造均在高密度下集成和隔离器件，无需长时间的高温扩散或者昂贵的外延沉积。以这种方式生产的隔离结构可以被划分为3类或“类型”，在此界定如下：
●类型I隔离：深高能离子注入底板隔离和电介质填充沟槽侧壁隔离的结合，具有浅沟槽与侧壁隔离无关的选项。
●类型II隔离：深高能离子注入底板隔离和电介质填充沟槽侧壁隔离的结合，具有制入沟槽的底部的附加的隔离注入。
●类型III隔离：深高能离子注入底板隔离和链注入形成的结侧壁隔离的结合，具有不必须与侧壁隔离相关的电介质填充沟槽。
在此所描述的本发明的方法详细描述了类型II隔离结构的完全隔离的BCD工艺的双极、CMOS和DMOS器件的制造和结构。
申请No.11/444,102，标题为″Isolation Structure For Integrated Circuits AndModular Methods Of Forming The Same″(“集成电路的隔离结构及其模块化制造方法”)，描述了类型I、II和III沟槽隔离结构的详细制造，其通过引用的方式在此并入。
类型II无外延隔离
在图1A的器件隔离结构1中示出的类型II无外延隔离的结构，包括在P型衬底2中形成的N型底板隔离区3A和3B，电介质填充沟槽4A至4D和侧壁N型掺杂隔离(NI)区5A至5D形成在沟槽4A-4D的底部。选择性的P型隔离区7在浅于、深于，或等于底板隔离区3A和3B的深度形成于衬底2中。结果是P型袋6A，6B，和6D的形成，它们与P型衬底2通过各袋底部的结隔离和围绕各袋的侧壁的电介质填充沟槽的结合而被电隔离。
在本发明的优选实施例中，底板隔离区3A和3B通过以高能注入磷而形成，其在注入之后具有最小的高温处理。这样的深N型层在此被称为“DN”，深N型区的英文首字母缩写。
由于衬底2不具有在其顶上生长的外延层，所以DN底板隔离区3A和3B与在传统外延工艺中使用高温工艺形成的埋入层不相同，尽管其外观相似。传统埋入层的峰值浓度和总垂直尺寸受到在高温制造工艺中在外延生长之前，期间和之后不可避免地出现的实质性扩散的影响。在扩散和外延工艺中可变性的问题出现，因为温度的轻微变化可以引起掺杂剂分布的大的偏差，这是扩散率取决于温度的指数的后果。
本发明的注入的DN区，相反，仅受到注入能量(或在多次注入情形中的多个能量)的影响。所得的轮廓是“注入原样”的，并且不受到与热工艺相关的可变性的影响。在相对的意义上，DN区形成可以优选包括工艺中的最高能量的注入，在1MeV(一百万电子伏特)至超过3MeV的范围。实际上说，1.5MeV至3.0MeV的能量允许深注入在合理的时间中使用单和双离子掺杂剂而被实现。具有高电荷状态的三离子掺杂剂核素可以被注入至更深的深度，但是以对应的较低的束流。结果是较慢，更为可变的注入。对于DN区的磷注入剂量可以从7E11cm-2至1E14cm-2的范围，但是典型地包括在5E12cm-2至5E13cm-2范围的剂量。
深P型区7，具有缩写“DP”，可以在优选实施例中使用硼的高能注入，在任何深度，但是通常在等于或浅于DN区的深度形成。硼对于任何给定深度的注入要求比磷低的能量，例如从0.8MeV至1.5MeV，由于硼是比磷质量小的原子。硼对于DP区的注入剂量也可以从7E11cm-2至1E14cm-2的范围但是可以典型地包括在1E12cm-2至7E12cm-2范围的剂量。
在沟槽被填充以任何电介质材料之前，使用中至高能离子注入沟槽4A至4D的底部而完成侧壁NI区5A至5D的形成。这些NI区交叠于DN区之上，完成沟槽下面和DN区上面的区中的侧壁隔离并且允许浅沟槽被用于进行侧壁隔离。浅沟槽更为容易制造，即蚀刻，和填充。
在器件隔离结构1中，3个隔离袋6A、6B和6D使用两个DN底板隔离区6A和6B而形成。袋6C与袋6A、6B和6D隔离，但是电连接至衬底2。尽管DN底板隔离区3A和3B可以被电浮置或者连接至与衬底2相同的电位，它们优选被偏置为比衬底2更正的电位，并且因而与衬底和隔离袋形成反向偏置P-N结。存在于各DN区上的反向偏压可以相同或者不同，并且可以是固定的电位或者随时间变化。例如，袋6A和6B，与衬底通过底板隔离区3A和沟槽4A和4C隔离；并且相互间通过沟槽4B隔离，袋6A和6B可以包含5V电路。袋6D，与衬底通过底板隔离区3B和沟槽4D隔离，袋6D可以包含12V电路，在不考虑分享同一P型衬底2的5V电路的情况下工作。
在隔离区内，各隔离袋可以包含以与该袋下面的DN底板隔离区的偏置电位相等或更负的任何电位偏置的器件。例如如果DN底板隔离区被偏置为5V，则隔离袋内部的器件可以工作在上至5V并且可以负至隔离的器件的结击穿可以允许的程度，甚至潜在地比P型衬底2自身的电位更负。隔离袋可以相似地包括在隔离形成之前和/或之后被引入的另外的P型或N型掺杂区。
在类型II隔离中，用于形成侧壁隔离的各个和每个沟槽包含在沟槽的底部的注入的侧壁NI区。为了在单独的P型袋内和/或衬底中的器件之间形成传统STI，一些沟槽可以在NI区的注入期间被遮掩。例如，在图1A中，STI沟槽8A和8B可以使用与用于侧壁隔离沟槽相同的工艺步骤被蚀刻、填充、并且平坦化，因而最小化了工艺的复杂性。
作为替代，较浅的沟槽可以通过使用与那些用于形成侧壁隔离沟槽分开的掩模和蚀刻步骤蚀刻。这些浅沟槽可以使用与用于填充和平坦化侧壁隔离沟槽相同的工艺步骤填充和平坦化，因而减小了工艺复杂性。由于浅沟槽更加容易蚀刻和回填，所以它们具有比侧壁隔离沟槽小的掩模尺寸，由此改善了工艺的晶体管封装密度。
较深的侧壁隔离沟槽和浅沟槽的结合在图1B的截面10中被示出，这里深电介质填充沟槽13A、13B、和13C，与侧壁NI区14A、14B、14C和DN底板隔离区12结合，被用于隔离P型袋15A和15B与P型衬底11。浅电介质填充沟槽16A至16E包括在隔离袋15A内和/或在衬底11中以便促进CMOS和其它器件之间的部分隔离(如在传统STI中)。与深沟槽13A至13C不同，这些浅沟槽16A-16E不包含在沟槽底部的任何注入。
具有无外延隔离的BCD工艺
图2A和2B示出了制造各种完全隔离的双极、CMOS和DMOS器件的模块化工艺架构30和40，其无需高温工艺或外延。
原则上，因为不要求高温以实现所使用的被公开的技术的电隔离，所以侧壁NI区、电介质填充沟槽、和DN底板隔离区的形成可以以任何顺序进行，而没有不利地影响集成器件的电隔离。但是，实际上，一些制造顺序是优选的，因为其简化了晶片工艺。形成沟槽隔离结构的工艺细节在前述申请No.11/298,075中被详述。
在该集成工艺中，器件通过包括链注入或者高能注入的遮掩的注入的结合而被界定。为了实现基本注入原样的最终的掺杂剂分布，仅有来自扩散和高温工艺的最小的掺杂剂再分布是可能的。注入原样掺杂剂分布与扩散的高斯分布的标准单调减小的浓度不同，因为它们可以被优化以便独立地设置器件特性。
除了提供形成隔离结构的顺序的更大的灵活性之外，所公开的低温工艺架构还允许以对于器件性能最小的影响重新安排器件形成的顺序。例如双极基极注入可以先于或者在MOS栅极形成步骤之后。为了保持自对准的MOS晶体管特性，LDD注入必须在栅极形成之后但是先于侧壁隔离体形成，而N+和P+源极和漏极注入必须在侧壁形成之后出现。
在优选实施例中，图2A的模块化集成工艺顺序30涉及下列步骤：
●侧壁隔离和STI形成
●互补阱和深注入形成
●互补双极基极形成
●双栅极形成
在工艺流程30中示出的步骤之后，图2B的模块化集成工艺顺序40继续下列步骤：
●DMOS本体形成
●浅漂移和侧壁隔离体形成
●源极和漏极注入形成
●多晶硅发射极形成
●接触形成
●多层互连形成
●凸块金属再分布层形成
●钝化
●下凸块金属和凸块形成
该工艺的关键特征是其模块性，或仅进行实施希望的器件组所需的工艺的能力。这样，上面在图2A和2B中所列举和示出的许多工艺是选择性的。再次参考图2A中的模块化工艺架构30，互补阱形成包括一系列掩模和注入，而不具有后续高温扩散和最小掺杂剂偏析。例如注入之前，注入前氧化物可以在例如850℃至900℃的低温热生长至几百埃以便最小化表面污染。一注入前氧化物可以被用于几个阱注入，而无需剥去和再生长该氧化物。多于一个P型和N型阱可以形成于不同区中以便促进不同电压的器件的制造。
例如，第一P型阱使用导致非单调或非高斯掺杂浓度分布的硼链注入形成，它们可以至少包括顶部PW1和埋入部或较深部PW1B或者包括变化的能量和剂量的注入的任何数量的区。较深部PW1B可以包括比上部阱部分PW1更重剂量的注入和更高的浓度。
第二P型阱也使用导致非单调或非高斯掺杂浓度分布的硼链注入而形成，它们可以至少包括顶部PW2和埋入部或较深部PW2B或者包括变化的能量和剂量的注入的任何数量的区。较深部PW1B也可以包括比上部阱部分PW1更重的剂量的注入和更高的浓度。第一P型阱和第二P型阱的浓度和掺杂剂分布不相似，并且可以对于具有不同工作电压要求的器件优化。例如第一P型阱可以对于构造1.5V、2.5V或3.3V NMOS晶体管而被优化，而第二P型阱可以对于制造5V、12V或20V NMOS晶体管而被优化。
以相似的方式，第一N型阱使用导致非单调或非高斯掺杂浓度分布的磷链注入而形成，它们可以至少包括顶部NW1和埋藏的或较深部NW1B或者包括变化的能量和剂量的注入的任何数量的区。较深部NW1B可以包括比上阱部NW1重的剂量的注入和更高的浓度。
相似地，第二N型阱也使用导致非单调或非高斯掺杂浓度分布的磷链注入而形成，它们可以至少包括顶部NW2和埋入部或较深部NW2B或者包括变化的能量和剂量的注入的任何数量的区。较深部NW1B也可以包括比上部阱部分NW1更重剂量的注入和更高的浓度。第一N型阱和第二N型阱的浓度和掺杂剂分布不相似，并且可以对于具有不同工作电压要求的器件优化。例如第一N型阱可以对于构造1.5V、2.5V或3.3V NMOS晶体管而被优化，而第二N型阱可以对于制造5V、12V或20V NMOS晶体管而被优化。
在优选实施例中，前述P型阱被注入至不比DN底板隔离区深的深度，即包括具有比DN注入能量小的其最高注入能量的链注入。因而，坐落于DN底板隔离区上方的P型阱不应当实质性地相反掺杂DN层或显著地减小DN层的隔离效果。
另一深注入选项是高电压深漂移区的形成。遮掩并且采用上至或者甚至超过最深的N型阱注入的能量注入，N型漂移区(ND)可以被调整，使得其总注入剂量QND对于构造高电压晶体管被优化。高电压漂移的总注入电荷应当在1E12cm-2至5E12cm-2的范围。
在本发明的一实施例中，浅沟槽隔离在互补阱形成之后形成，在图2A中的流程号31之后。在该顺序中，阱掺杂剂分布和结深度不受到浅沟槽隔离(STI)区的存在的影响。应当注意到术语浅沟槽隔离为不当用词，尽管其在本领域中的通常使用。浅沟槽隔离与LOCOS场氧化物在将MOS场效应晶体管相互间隔开并且防止不希望的表面倒置和这些晶体管之间的泄漏方面是相似的。所以在抑制表明晶体管效应，即升高寄生场阈值电压至供电电压上面使得其永不打开的意义上，STI确实提供了一种类型的“隔离”。但是在此公开的类型II沟槽隔离能够完全隔离的器件，允许其浮置至P型衬底电位以上，而STI不可以做到这样。具体地，STI过浅以至于不可以连接至深注入的底板隔离区DN，并且因而不以类型II隔离那样的方式形成浮置袋。
在优选实施例中，浅沟槽具有比形成类型II隔离结构的深沟槽更浅的深度和更窄的宽度。以这种方式，浅沟槽可以被插入在器件之间，对于芯片面积和晶体管封装密度具有较小不利影响。例如，在一实施例中，深沟槽可以是1.6微米深和0.4微米宽，即4X纵横比，而浅沟槽可以是0.2至0.5微米深和仅有0.2微米宽，仅具有1X至2.5X的纵横比。较低纵横比沟槽比高纵横比沟槽更容易蚀刻和回填，尤其在负载效应可以影响等离子体或反应离子蚀刻速度和均匀性的高密度下。在该范围的浅端，STI深度足以电隔离N+和P+注入以免交叠或接触，但是没有深得足以限制较深的双极基极注入的横向延伸。在NPN双极晶体管中，例如，STI可以随后被插入于N+发射极和P+基极接触注入之间，但是不足以避免PB基区注入在N+集电极注入上的交叠，这可以影响器件的基极对集电极击穿率。相反，如果STI深度被选择得在所述范围的高端并且比基极注入深，则它不可以被插入于N+发射极和P+基极接触之间，因为它将PB基极与其P+接触断开。
浅沟槽隔离超过LOCOS场氧化物隔离的一关键益处是没有鸟喙，它是以复杂和不希望的方式干扰MOS晶体管工作，并且最终限制晶体管封装密度的坡度氧化物区。在具有小于0.4微米的宽度的LOCOS场氧化物区中，鸟喙从两侧的侵蚀导致过量的鸟喙长度，氧化物减薄，受损的电性能，和高应力。浅沟槽隔离的更为垂直的分布比LOCOS好，尤其在小于0.3微米的尺寸。
在本发明的另一实施例中，在阱形成之前浅沟槽隔离可以被引入并且被集成入侧壁隔离工艺系列。在一实施中，浅沟槽可以使用与用于形成侧壁隔离沟槽相同的步骤被蚀刻和填充，采用附加的掩模以避免NI侧壁注入进入STI沟槽。在另一实施中，分离的掩模和蚀刻步骤可以被用于生产STI沟槽和侧壁隔离沟槽，但是它们可以分享一些或者所有的回填和平坦化步骤。通过在阱形成之前引入浅沟槽隔离，在浅沟槽中存在的氧化物可以影响阱掺杂剂分布，减小硅结深度使得例如NW1B和PW1B的阱的埋入或深注入的部分位于更接近于硅表面。在一些实例中，这些深注入部分可以实际接触硅表面，这可以是有益的，如果它增加了STI下面的场阈值而不降低晶体管击穿电压。相反，如果阱的深注入部分浓度过重，则可以遭受晶体管击穿和关闭状态泄漏电流增加。
在本发明的又一实施例中，在图2A中所示出的流程32中，浅沟槽隔离区被完全省略并且其工艺步骤被跳过。
侧壁隔离，阱形成和浅沟槽隔离之后，互补基极区可以在流程33和34之后被形成，在图2A中所示出。注入被光刻界定并且被注入从而形成NPN双极晶体管的PB基极区。相似地，注入被光刻界定并且被注入从而形成PNP双极晶体管的NB基极区。
基极注入可以包括单个注入或链注入-在一实施例中，较深的较轻的部分和较浅的较重的部分。浅部可以被用于减小基极电阻而较深部建立器件的电流增益β和欧拉电压(early voltage)VA。双极晶体管可以使用或者多晶硅或者注入的发射极而形成。基区对于注入的发射极可以比对于多晶硅发射极更深。
在互补基区形成之后，单、双、或三栅极氧化物形成。在双栅极氧化物工艺中，第一氧化物在低温生长，例如850℃至900℃，至给定厚度Xox1。氧化物随后被掩模和去除，通常通过在HF酸中蚀刻，在希望较薄的栅极氧化物的区中。在蚀刻期间必须小心不从电介质填充沟槽去除显著的氧化物，或者通过在蚀刻工艺期间覆盖它们或者通过限制蚀刻时间。作为替代，帽盖的沟槽可以被用于减轻沟槽氧化物腐蚀，如R.K.Willams在申请No.11/298,075，标题为″Isolation Structures For Semicconductor IntegratedCircuit Substrates And Methods Of Forming The Same″(“半导体集成电路衬底的隔离结构及其制造方法”)中所述，其通过引用的方式引入于此。
栅极氧化物从选择的有源区被去除之后，整个晶片随后在第二次氧化时不存在氧化物的区中，被第二次氧化至第二厚度Xox(薄)。在第二次栅极氧化之前保留氧化物的区中，氧化物从其起始厚度Xox1生长至两个顺序氧化所导致的新厚度Xox(厚)。厚氧化物通常比两个氧化物厚度的线性结合薄，即Xox(厚)＜(Xox1+Xox(薄))，尤其对于较厚的栅极氧化物，因为随着氧化物生长得较厚，氧化从线性生长率减慢至更为渐进抛物线生长率。如果，例如，厚氧化物仅比薄氧化物稍厚，则氧化物厚度的线性和是良好的近似。如果厚氧化物比薄氧化物厚几倍，则第二氧化可以对于最终的厚度具有小的影响。
通常，较厚的氧化物被用于支持较高的栅极电压。对于高于100埃的厚度，最大的稳态栅极电压被限制为4MV/cm左右，但是极其薄的栅极可以支持较高的电场，例如在6至8MV/cm而没有破裂(部分地因为它们由于量子力学隧穿效应而“泄漏”)。尽管其较低的最大电压额定值，较薄的栅极氧化物对于实现较低的阈值电压的晶体管和对于抑制深次微米晶体管中不希望的短沟道效应是期望的。实例可以包括对于6V器件的150埃栅极，和对于12V器件的300埃栅极。
在单、双或者三栅极氧化物形成之后，栅极多晶硅随后被沉积。多晶硅层可以被原位掺杂(在沉积期间被掺杂)，或者未被掺杂地沉积并且随后在一些区中掺杂P型而在其它区中掺杂N型。难熔金属例如铂、钛或钨可以随后被沉积并且选择性地在低温下加热以便反应金属和多晶硅，形成低电阻硅化物。栅极随后被光刻掩模和蚀刻。
在替代的工艺流程中，较厚的栅极首先被生长，并且被随后被掩模和蚀刻的原位掺杂的多晶硅层所覆盖。不希望的厚栅极氧化物随后被去除。薄栅极氧化物随后被生长，用第二多晶硅层覆盖，这一个是未掺杂的，并且随后被掩模和掺杂以便形成P型和N型多晶硅区两者。难熔金属可以随后被沉积于第二多晶硅层上并且被反应从而形成硅化物。第二多晶硅层被掩模和蚀刻以便形成低电压栅极。在该替代工艺流程中，较高电压厚栅极器件不具有硅化物，导致较低的最大开关速度。该工艺流程的一个优点是它可以形成第一和第二多晶硅层之间的多晶硅到多晶硅电容器。
在替代工艺流程中，在图2A中所示出的路径35和36之后，基极注入在栅极氧化步骤之后被引入，其优点是栅极氧化工艺对于基极掺杂剂分布不具有影响。这对于高频工作基极必须非常浅的多晶硅发射极双极晶体管尤为有利。该流程的另一优点是构图的多晶硅层可以被用于界定双极晶体管的发射极区，允许发射极区的更好的尺寸控制。
在栅极形成和基极形成完成之后，工艺如图2B的工艺流程图40中所示出的进行。在工艺流程41之后，专用DMOS本体可以通过使用倾斜注入的掩模而被引入。对于制造N沟道横向DMOS，在1E13cm-2至9E13cm-2范围的硼注入以45度角被引入，穿透入MOS栅极下面的硅。为了提供对于各种取向的MOS栅极的注入均匀性，在离子注入期间晶片应当被机械地旋转。
替代流程42跳过了P本体形成。
浅漂移或轻度掺杂漏极(LDD)注入被顺序地掩模和注入，包括例如更轻掺杂的12V或20V漂移区，和更重掺杂的1.5V、3V或5V漂移注入。在这些浅注入之后，侧壁隔离体氧化物使用传统方法形成，例如通过沉积厚氧化物并且使用各向异性蚀刻将其回蚀。
重掺杂N+和P+注入被掩模和注入，分别使用例如大约5E15cm-2的砷剂量和大约2E15cm-2的BF2剂量。选择性的注入也可以被引入以便改善ESD性能。例如，1E15cm-2的磷剂量可以被使用。
间层电介质(ILD)层通过传统工艺形成，例如一或更多的氧化物、氮化硅、或其它合适的电介质材料的层的沉积。在希望高频多晶硅发射极双极晶体管的情形，工艺继续流程43，这里多晶硅发射极窗口被打开并且多晶硅被沉积。多晶硅可以被原位掺杂，或者未被掺杂并且随后被掩模和离子注入以便形成P型和N型多晶硅发射极。如果不要求这样的高频双极晶体管，流程44可以被替代使用并且多晶硅发射极步骤被跳过。
晶片使用快速热退火(RTA)工艺被退火以便激活被注入的掺杂剂。除了栅极氧化工艺之外，该步骤还包括工艺中热预算最显著的部分。该特性的独特之处在于，多数隔离的IC工艺具有与隔离和阱形成相关的显著的高温处理。
多层互连使用标准工艺技术形成，包括接触掩模和蚀刻、阻挡金属、接触插塞，或通路沉积和回蚀、金属沉积、金属掩模和蚀刻。第一金属层可以用第二ILD层覆盖，并且工艺重复以便形成另外的金属互连层。金属厚度取决于要被蚀刻的最小线宽，但是较低的层可以典型地在0.3-0.8微米的范围，而顶层可以典型地上至3微米厚，以便应对较高的电流密度。
一或更多的钝化层例如氧化物或氮化硅随后被沉积，掩模并且被蚀刻以便界定接合焊盘开口。
对于典型地为规则格栅阵列的凸块焊盘组件，选择性的顶金属层可以被用于在芯片上均匀地再分布焊垫位置。该金属层形成再分布层(RDL)。在该情形中，钝化层在凸块焊盘位置至被蚀刻并且合适的凸块材料被堆积，例如包括钛作为欧姆接触层，镍作为阻挡层，并且最终银作为可焊接金属的金属的三层夹层结构。银焊料凸块随后被镀于晶片上且完成的晶片准备好切割。
低电压器件
图3A示出了在共同的P型衬底61中制造的两个隔离的CMOS器件，CMOS 1和CMOS 2的截面60。CMOS 1在通过底板隔离区62A、电介质填充沟槽70和NI区65与衬底61隔离的第一隔离区中形成。在该隔离区内，第一N型阱66被用于形成包含第一PMOS 60A的本体或阱区。N型阱66也被用于接触底板隔离区62A，或者直接通过交叠底板隔离区62A，或者间接通过接触和交叠NI区65。在优选实施例中，N型阱66的掺杂剂分布是非单调的，至少包括顶部NW1和较深部NW1B，并且N型阱66使用不同能量和剂量的磷链注入而形成。在N型阱66的底部不交叠于底板隔离区62A上的情形中，将导致居间的P型区64A。P型区64A是浮置的并且对于CMOS1不具有实质性的电影响。
第一P型阱67被用于形成包含第一NMOS 60B的本体或者阱区。在优选实施例中，P型阱67的掺杂剂分布是非单调的，至少包含顶部PW1和较深部PW1B，并且使用不同能量和剂量的硼链注入而形成。如果P型阱67不交叠于底板隔离区62A上，则将导致居间的P型区64B。由于区64B也是P型的所以它被电短路于P型阱67的电位。尽管N型阱66和P型阱67可以接触，但是在优选实施例中，沟槽70分离它们，由此减小了隔离的CMOS器件对于闭锁的敏感性，闭锁是一种不希望的寄生半导体闸流管导通类型。
在N型阱66内，PMOS 60A包括P+源极和漏极80、侧壁隔离体85、轻度掺杂漏极(LDD)94、具有硅化物层71的多晶硅栅极72A。栅极72A位于第一栅极氧化物层73的顶上，第一栅极氧化物层73具有厚度Xox1。在P型阱67内，NMOS 60B包括N+源极和漏极81、侧壁隔离体87、LDD88、具有硅化物层71的多晶硅栅极72B。栅极72B位于第一栅极氧化物层73的顶上，第一栅极氧化物层73具有厚度Xox1，对于构成CMOS 1的PMOS60A和NMOS 60B两者在最佳整体性能和电压能力方面被优化。
第二CMOS对，CMOS 2，形成于通过底板隔离区62B、沟槽70和NI区65与衬底61隔离的第二隔离区中。在该第二隔离区内，第二N型阱68被用于形成第二PMOS 60C的本体或者阱区，第二PMOS 60C优选具有与第一PMOS 60A不同的击穿电压或导电特性。N型阱68也被用于直接或者间接地接触底板隔离区62B。在优选实施例中，N型阱68B的掺杂剂分布是非单调的，与第一N型阱66的掺杂剂分布不同，至少包括顶部NW2和较深部NW2B，并且使用不同能量和剂量的磷链掺杂而形成。在N型阱68的底部不交叠于底板隔离区62B上的情形，将导致居间的P型区64C。P型区64C是浮置的并且对于CMOS 2不具有实质性的电影响。
第二P型阱69被用于制造第二NMOS 60D，第二NMOS 60D优选具有与那些制造的NMOS 60B不同的特性。在优选实施例中，P型阱69的掺杂剂分布是非单调的，与第一P型阱67的掺杂剂分布不同，至少包含顶部PW1和较深部PW1B，并且使用不同能量和剂量的硼链注入而形成。如果P型阱69不交叠于底板隔离区62B上，则将导致居间的P型区64D。因为区64D也是P型的，所以它被电短路于P型阱69的电位。虽然N型阱68和P型阱69可以接触，但是在优选实施例中，沟槽70分离它们，由此减小了其对于闭锁的敏感性。
在N型阱68内，PMOS 60C包括P+源极和漏极90、侧壁隔离体85、LDD 86、和具有硅化物层71的多晶硅栅极72C。栅极72C位于第二栅极氧化物层74的顶上，第二栅极氧化物层74具有优选与第一栅极氧化物层73的厚度Xox1不同的厚度Xox2。在P型阱69内，NMOS 60D包括N+源极和漏极91、侧壁隔离体87、和LDD 91，具有硅化物层71的多晶硅栅极72D。硅化物栅极72D位于第二栅极氧化物层74的顶上，第二栅极氧化物层74具有厚度Xox2，对于构成CMOS 2的PMOS 60C和NMOS 60D两者在最佳整体性能和电压能力方面被优化。
在优选实施例中，CMOS 2包括比CMOS 1高的电压的器件。在该情形，第二栅极氧化物74比第一栅极氧化物73厚，并且第二N型阱68和第二P型阱69具有比第一N型阱66和第一P型阱67更低的表面浓度和更大的深度。栅极72A、72B、72C和72D中的多晶硅材料可以包括对于PMOS 60A和60C和NMOM 60B和60D两者的N型掺杂，或者作为替代PMOS 60A中的栅极72A和选择性地PMOS 60C中的栅极72C可以包括P型掺杂多晶硅。
通过在CMOS器件之间引入沟槽70，任何数量的CMOS器件可以被集成，或者在分享的底板隔离区顶上，或者在隔离区中，该隔离区具有电偏置于与其它底板隔离区的电位不同的电位的其自身专用的底板隔离区。通过包括附加的阱注入和栅极氧化物，任何数量的全隔离CMOS器件可以被集成并且对于在不同电压工作和器件密度被优化。
图3B示出了在P型衬底101中制造的低电压NPN栅极晶体管100A和100B。双极器件100A和100B可以与在图3A中所示出的CMOS晶体管60A-60D单体地并且同时地制造，使用相同的衬底、隔离、阱注入、浅注入和互连。
NPN 100A使用专用PB基极注入而NPN 100B利用一可获得的CMOS P型阱作为其基极。在NPN 100A中，DN底板隔离区102A、NI区105A和第一N型阱106A电形成集电极，通过NI区105A而相互短路。居间的P型区104A可以非常小或者甚至可以不存在，如果N型阱106A的深部NW1B的底部交叠于DN底板隔离区102A上。在优选实施例中，第一N型阱106A包含具有比较深部NW1B的掺杂浓度轻的表面部NW1的非单调的掺杂剂分布。较浅掺杂的部分NW1减少了耗尽扩散入PB基极区93，由此增加了NPN100A的欧拉电压，而深部NW1B，与DN底板隔离区102A结合，帮助减小集电极电阻并且减小集电极饱和电压。在优选实施例中，第一N型阱106A的掺杂剂分布使用不同能量和剂量的磷链注入而形成。
顶侧集电极接触通过N+区91A而被促进，对于基极93的接触通过P+区92A而实现；并且N+区91B起发射极的作用。器件隔离包括具有围绕整个NPN晶体管100A的、下面的NI区105A的电介质填充沟槽92。接触通过金属层95和接触P+区92B的阻挡金属层94而形成并且N+区91A和91B通过接触窗口形成于ILD层110中。
在NPN 100B中，DN底板隔离区102B和NI区105B电形成集电极，通过N型阱106B和N+区91D与表面接触。P型阱107形成晶体管100B的基极。在优选实施例中，P型阱107是非单调的，至少包括顶部PW1和较深部PW1B，并且使用不同能量和剂量的硼链注入形成。第一P型阱107的较深部PW1B具有比顶部PW1高的浓度。P型区104B可以存在于P型阱107下面。
对于基极(P型阱)的顶侧接触通过浅P+区92B而制成。N+区91C起NPN晶体管的发射极的作用。器件隔离包括围绕整个NPN晶体管的沟槽90和NI区105B。接触通过金属层95和阻挡金属层94而形成，其通过形成ILD层110中的接触窗口触及N+区91C和91D。深注入DP区103可以形成于DN底板隔离区102A和102B之间以便抑制归因于穿通的泄漏。
P型阱107可以包括与对于上述一些NMOS器件60B和60D优化的阱相同的掺杂剂分布PW1和表面下区PW1B。通过依靠与NMOS晶体管60B和60D相同的P型阱，NPN 100B可能在其性能上受损，具有不利地影响电流增益、击穿电压、和频率响应的折衷。相反，NPN 100A的性能，采用其自身的专用P基极注入，可以用必须的最小损害而被独立地优化。
图3C示出了在P型衬底131中制造的低电压PNP双极晶体管130A和130B的截面图。双极晶体管130A和130B可以与在图3A中示出的CMOS晶体管60A-60D和在图3B中示出的NPN双极晶体管100A和100B单片地并且同时地制造，使用相同的衬底、隔离结构、阱注入、浅注入和互连。
在图3C中，PNP 130A使用专用NB基极注入而PPN 130B利用N型阱作为其基极。在PNP 130A中，P型阱136A形成集电极。在优选实施例中，P型阱136A具有非单调掺杂剂分布，其至少包括顶部PW1和较深部PW1B并且优选使用不同能量和剂量的硼链注入而形成。掺杂浓度较轻的顶部PW1减少了耗尽扩散入NB基区139，由此增加了PNP 130A的欧拉电压VA，而较深部PW1B减小了集电极电阻，因而降低了晶体管饱和出现之处的集电极电压。作为替代，具有与P型阱136A的掺杂剂分布不同的掺杂剂分布的P型阱可以替代P型阱136A。
对于集电极(P型阱136A)的电接触通过P+区137A被促进；对于基极139的接触通过浅N+区140A实现；并且P+区137D形成发射极。隔离结构包括底板隔离区132A和具有围绕整个PNP 130A的下面的NI区135A的电介质填充沟槽144。接触通过金属层141和阻挡金属层140而实现，其通过形成于ILD层134中的接触窗口触及P+区137A和137D和N+区140A。
在PNP 130B中，DN底板隔离区132B、NI区135B和沟槽144电隔离集电极(P型区134B)与衬底131。集电极通过P+区137B和选择性的P型阱136B接触表面。N型阱138形成PNP 130B的基极。在优选实施例中，N型阱138的掺杂剂分布是非单调的分布，至少包括顶部NW1和较深部NW1B并且优选使用不同能量和剂量的磷链注入而形成。P型阱136B也可用如所示出的非单调掺杂剂分布形成，至少包括顶部PW1和较深部PW1B并且优选使用不同能量和剂量的硼链注入而形成。部分P型区134B可以存在于N型阱138下面，但是可以是可以忽略的薄，对于器件性能具有最小的影响。
对于基极(N型阱138)的顶侧接触通过浅N+区104B而实现。P+区137C形成发射极。隔离结构包括底板隔离区132B和具有围绕PNP 130B的下面的NI区135B的沟槽144。接触通过金属层141和金属阻挡层140而实现，其通过形成于ILD层134中的接触窗口接触P+区137B和137C和N+区140B。深注入DP区133可以存在于DN底板隔离区132A和132B之间以便抑制归因于穿通的泄漏。
PNP 130B利用第一N型阱138，它可以包括与对于集成次微米PMOS60A或60C优化的N型阱相同的掺杂剂分布NW1和表面下区NW1B。结果第一N型阱138的垂直掺杂剂分布分别与PMOS 60A或60C中的阱66或68的垂直掺杂剂分布基本相似。通过依靠与PMOS 60A或60C相同的N型阱，PNP130B的性能可以受损。相反，PNP 130A，它包括其自身专用的N型基极注入139，可以被独立地优化而不损害其它被集成的器件的性能。
PNP 130B的集电极包括可以在与对于集成NMOS 60B或60D优化的P型阱相同的工艺步骤中形成的阱136B，在该情形中各阱136B分别具有与NMOS 60B或60D的67或69的垂直掺杂剂分布基本相似的垂直掺杂剂分布。
因而所描述的模块化工艺能够用最小的高温工艺集成各种各样的全隔离低电压CMOS和互补双极(即NPN和PNP两者)晶体管。例如分别在PMOS 60A和60C中的第一和第二N型阱的层，以及分别在NMOS 60B和60D中的第一和第二P型阱的层，为了最大的灵活性被复用，但是在优选实施例中对于CMOS性能和可靠性被优化，而双极器件通常不被优化，除非包括专用的基极注入。
高电压器件
图4A-4C示出了可以在本公开的模块化BCD工艺中被构造的几种未隔离和隔离的高电压N沟道晶体管。这些器件使用深注入N型漂移区ND而形成以便减轻表面电场并且提高器件的雪崩击穿电压能力。较深的ND层，与用于形成12V漂移区的浅后多晶硅LDD区不同，未自对准于栅极。较深的结，当被优化时，提供比浅自对准漂移区低的表面电场和减小的热载流子效应的能力。
图4A示出了根据本公开的模块化工艺并且采用最小高温工艺制造的未隔离的N沟道横向DMOS 160的截面图。该器件包括具有长度LD1的N型漂移区166的N+漏极区167A，坐落在栅极氧化物层175顶上的硅化物栅极177，和N+源极接触167B和P+本体接触169A。P型阱164A在栅极177下面延伸并且形成LDMOS本体。P型阱164A可以包括非单调掺杂剂分布，其至少包括顶部PW1和较深部PW1B和包含变化的能量和剂量的注入的任何数量的区。较深部PW1B可以包括比上部PW1更重剂量的注入和更高的浓度，减小表面电场并且影响接近表面的离子化。深注入DP区162A可以被包括，以通过将最高的电场移动得更加远离硅表面而提高器件的耐用性。在优选实施例中，N型漂移区166与P型阱164A间隔开。通过仅在栅极177下面的部分沟道设置P型阱164A，该器件具有两个沟道浓度：较重浓度的P型阱164A设置器件的阈值并且避免穿通，而较轻的衬底部分统治器件击穿并且影响离子化特性。
侧壁隔离体176和轻度掺杂源极延伸168是CMOS制造的产物并且对于DMOS 160的正常工作的需求不是有益的。没有集成的CMOS的器件制造可以一并消除这些特征。因为，虽然源极延伸168与深漂移ND 166相比相对较高地掺杂，但是源极延伸168对于DMOS 160的工作的影响可忽略。
在优选实施例中，N+漏极167A可以在DMOS器件的中心，被栅极177、P型阱164A、和源极167所围绕。该漏极中心器件也可以被具有下面的NI侧壁区170的电介质填充沟槽171和深N型区163所围绕，通过N型阱165和N+区167C形成被电偏置为衬底161之上的正电位的包封环。在漏极167A变为相对于P型衬底161前向偏置的情形，N型区167C、165、170和163可以有利的收集任何注入衬底中的电子，因而避免这些电子干扰被集成于衬底161中的其它器件。
深P型区162A和P型阱164A通过增加少数载流子(电子)的复合而抑制P型衬底161中不希望的寄生双极导电。从电子在区162A中的复合导致的衬底空穴-电流可以流过P型阱164A并且流过包括P+区169B、P型阱164A，和DP层162B的选择性的外部接地环。尽管其缺乏隔离，未隔离的横向DMOS 160以三种方式抑制双极导电，通过DP区162A中少数载流子的复合，通过在深N型区163中收集少数载流子，并且通过利用P+衬底接触169A和169B的低电阻“接地”。
图4B示出了在P型衬底201A中制造的完全隔离的N沟道横向DMOS200和P型袋201B、以及N+漏极区209A、长度LD1的N型漂移区208、栅极216、栅极氧化物层214、N+源极区209B、和接触包括DMOS 200的本体区的P型阱206的P+区210A。P型阱206可以至少包括顶部PW1和较深部PW1B或包括变化的能量和剂量的注入的任何数量的区。较深部PW1B可以包括比上部PW1更重剂量的注入和更高的浓度。
侧壁隔离体215和轻度掺杂源极延伸218是CMOS制造的产物并且对于DMOS 200的正常工作的需求不是有益的。因为其相对高的掺杂浓度，源极延伸218对于高电压DMOS器件200的工作的影响可忽略。
P型区201B和在其内制造的DMOS 200通过由高能注入底板隔离区202，电介质填充沟槽205，和NI区204形成的隔离结构而被隔离，无需高温扩散或外延。底板隔离区202通过N+注入209C、N型阱207，和NI区204被电接触至ISO电极，ISO电极通过金属层212和选择性的通过ILD层211延伸的阻挡金属层213而形成。沟槽205可以位于N型阱207的内边上，如所示出的，或者N型阱207可以通过沟槽隔离在其内和外边都被围绕。具有下面的DP层203和选择性的P型阱(未示出)的P+衬底连接区210B也可以围绕DMOS 200。
底板隔离区202的电位通过ISO电极设置并且可以与漏极区209A、P型阱206、衬底201A、或一些其它固定的或变化的电位相同。底板隔离区202和N型漂移区208之间最大可允许的电压差通过居间的P型区201B的穿通而被限制，而底板隔离区202和P型阱206之间的最大电压差通过这两个区之间的雪崩击穿电压而被设置。如果底板隔离区202连接至与漏极区209A相同的电位，则可以避免该穿通击穿。但是，如果底板隔离区202连接至与衬底201A相同的电位，则P型阱206可以被偏置为比衬底201A更负的电位。
图4C示出了LDMOS 230的截面图，其中P型本体，而不是漏极，位于器件的中心，并且栅极和漏极围绕本体。P+区238A、P型阱237和N+源极区239A被栅极243和栅极氧化物层241围绕，它进一步被长度LD1的N型漂移区236A和N+漏极区239B围绕。P型阱237可以至少包括顶部PW1和较深部PW1B或包括变化的能量和剂量的注入的任何数量的区。较深部PW1B可以包括比上部PW1更重的剂量的注入和较高的浓度。
LDMOS 230的有源部230A在P型袋231B内被制造，P型袋231B通过电介质填充沟槽235、底板隔离区232、和NI区234与衬底231A隔离。漂移区236A交叠于NI层234上由此偏置底板隔离区232至与漏极区239B相同的电位。作为替代，选择性的N型阱(未被示出)可以被包括以便连接漏极区239B至底板隔离区232。
为了提高器件耐用性，N+源极连接区239A和P+本体连接区238A可以通过金属电短路，金属为金属层244，和通过ILD层240中的开口延伸的选择性的阻挡金属层245。
侧壁隔离体242和轻度掺杂源极延伸246是CMOS制造的产物并且对于LDMOS 230的正常工作的需求不是有益的。因为其相对高的掺杂浓度，源极延伸246对于LDMOS 230的效应是可忽略的。
在图4C中所示出的优选实施例中，无源区230B包含N型边端区236B和N+区239C，与漏极区239B偏置相同的电位，无源区230B围绕隔离的DMOS 230的外周边，由此延伸其相对于衬底231A的阻挡电压。LDMOS 230的整体也可以被P+接地接触区238B和/或深注入P型区DP 233围绕。在替代实施例中，器件的外边可以用沟槽235终止。
图5示出了P沟道完全隔离横向DMOS 260的截面图。在P型衬底261A和隔离的P型袋261B中制造，DMOS260包括中心P+漏极区269A、选择性的长度L D1的注入深漂移区PD 268、栅极278、栅极氧化物层276、P+源极区269B、接触包括本体区的N型阱267的N+注入270A。N型阱267可以包括顶部NW1和埋入部或较深部NW1B或包括变化的能量和剂量的注入的任何数量的区。较深部NW1B可以包括比上部NW1更重剂量的注入和更高的浓度。
作为替代，N型阱包括具有至少顶部NW2和较深部NW2B或包含变化的能量和剂量的任何数量的区的链注入，并且可以被用于替代N型阱267。较深部NW2B可以包括比上部NW2更重剂量的注入和更高的浓度，但较深部NW2B可以比N型阱267的较深部NW1B较轻地掺杂。
作为替代，在栅极形成之前被注入的深漂移PD268，可以被在较后的工艺中注入的浅P型漂移区取代，例如在图3A中所示出的在CMOS2中所使用的LDD。如果注入出现于多晶硅栅极形成之后，则浅漂移区将自对准于栅极，进一步减小漂移区和起LDMOS 260的本体区作用的N型阱267的交叠的风险。在另一实施例中，深漂移PD 268不在栅极278下面延伸而是停止于距离栅极278边的一定的距离，部分P型袋261B存在于深漂移PD268和栅极278之间。在P型袋261B中更轻掺杂的材料在PD区268缺失的条件下可以承载LDMOS 260中的导通状态电流，尽管其处于较高的电阻。
侧壁隔离体275和轻度掺杂源极延伸271是CMOS制造的产物并且对于LDMOS 260的正常工作的需求不是有益的。因为其相对高的掺杂浓度，源极延伸271对于高电压LDMOS 260的工作的影响是可忽略的。
P型袋261B和在其内制造的LDMOS 260通过隔离结构与衬底261A隔离，而无需高温扩散或外延，该隔离结构包括高能注入DN底板隔离区262、电介质填充沟槽265、连接沟槽265和底板隔离区262的NI注入264。DN底板隔离区262通过N+注入270A、N型阱267、和NI区264而被电接触。对于器件的电接触通过在ILD层272中蚀刻的接触窗口而制成，其具有金属层274、和选择性的阻挡金属层273。
如所示，沟槽265位于N阱267的外边上，其可以被长度LD3的附加的ND高电压端区266所围绕，通过N+区270B而被接触并且优选被短路于N型阱267。具有选择性的下面的DP层263的P+衬底接触区269C和/或选择性的P型阱(未示出)也可以围绕LDMOS 260。
DN底板隔离区262和本体区即N型阱267，优选通过“B/ISO”电极被连接至高电压正电源干线VDD并且也经常被连接至源极连接“S”。源极S和本B/ISO栓可以保持分离，例如如果需要电流探测源极电阻器的话。
类型II隔离BCD工艺中的集成二极管
在许多功率应用中，隔离的高电压二极管被要求作为整流器的应用或者用于开关转换器中先断后合接点(break-before-make)间隔的再循环电感电流。图6A示出了一个这样的隔离的二极管300，其包括DN阴极302和分段阳极，该分段阳极包括包封于P型阱305内的P+区309A和309B。在本发明的一实施例中，P型阱305的掺杂剂分布是非单调的，至少包括顶部PW1和较深部PW1B并且使用不同能量和剂量的硼链注入而形成。
二极管300通过DN层302、N型阱307和NI区304与衬底301A隔离。连接至N型阱307的长度LD1的内部漂移区ND 306A被用于改善隔离的二极管300的雪崩击穿。对于二极管300的电接触通过在ILD层315中蚀刻的接触窗口而进行，采用金属层313，和选择性的阻挡金属层312。
DN层302、NI层304、N型阱307、和隔离的DN漂移区306A的结合通过电极“K/ISO”被偏置为等于或者高于衬底301A的电位。P+区309A和309B(阳极)与寄生N+发射极区308A和308B一起被短路，并且至可以相对阴极被前向偏置或者反向偏置上至P型阱305对于DN底板隔离区302的击穿电压的阳极连接“A”。通过本质上形成饱和的寄生NPN双极，N+区308A和308B帮助减小不希望的空穴电流泄漏入衬底301A的量。
如所示，位于N型阱307的外边上的电介质填充沟槽310可以包括器件的外边，或者否则被长度LD3的附加的高电压端区306B围绕，通过N+区308C被接触并且通过金属层313被电短路于阱307。具有选择性的下面的DP层303的P+衬底连接309C和/或选择性的P型阱(未示出)可以围绕器件。二极管300可以是中心线对称的，在图6A的左边示出，在该情形中，NI侧壁区304和电介质填充沟槽310可以是环形的并且横向围绕P型阱305。(注：如在此所使用的，术语“环形”旨在指称横向围绕另一区或特征的任何区和其它特征，无论环形区或特征的形状是圆、多边形或一些其它形状。)
另一隔离的二极管330在图6B中被示出，其包括DN阴极区332和分段阳极，分段阳极包括包封在P型阱336A和336B内的P+区339A和339B。在一实施例中，P型阱336A和336B的掺杂剂分布是非单调的，至少包括顶部PW1和较深部PW1B并且优选使用不同能量和剂量的硼链注入而形成。
DN层332、N型阱337A和337B、N+区340A和340B、NI区334A、334B、334C和334D和电介质填充沟槽335A、335B、335C、和335D形成二极管330的阴极和隔离结构，围绕多个P型阳极区339A和339B和阱336A和336B并且将其与衬底331A分离。在图6B中所示出的阳极区的数量代表用于例示的简化了的器件-许多更多的阳极区可以被包括以为了更高的电流而调整器件。对于器件的电接触通过在ILD层341中被蚀刻的接触窗口而进行，用金属层342，和选择性的阻挡金属层343。
在P型阱336A和336B和N型阱337A和337B不足够深从而不交叠于DN阴极区332上的情形中，隔离的P型袋331B、331C、331D和331E可以形成，但是对于二极管330的性能具有最小的影响。具体地，P型袋331B和331D分别被电短路于P型阱336A和336B，而袋331C和331E是浮置的，被所有侧上的N型材料所围绕，即上面的N型阱337A和337B，在所有侧上的NI区334A和334B或334C和334D，和从下面的DN阴极区332。
隔离的二极管330的内部击穿电压通过P型阱336A和336B相对于NI区334和相对于DN阴极区332的雪崩击穿电压而被确定。DN阴极区332对于周围的衬底331A，并且对于包括P+区339C和选择性的DP层333的接地环的外部击穿由二极管330的外边端区确定。作为这样端区的示例，长度LD3的外部ND漂移区被用于通过减小表面电场而提高器件击穿。
类型II隔离的BCD工艺中的JFET
与“常态关闭”器件的传统增强模式MOSFET不同，甚至其栅极偏置于其源极电位的情形，JFET仍传导漏极电流，即，它们在VGS＝0导通。这样的器件对于当其它晶体管尚未工作时的启动电路形成电流源是方便的。
图7A示出了高电压隔离的P沟道JFET 350，其包括P+漏极区359A，P型沟道区351B、包括N型阱356A和N+区360A的顶部栅极，包括DN底板隔离区352的底部栅极，和包括P型阱357和P+区359C的源极。在一实施例中，N型阱356A的掺杂剂分布是非单调的，至少包括顶部NW1和较深部NW1B并且优选使用不同能量和剂量的磷链注入而形成。
JFET350通过DN底板隔离区352、NI区354和包封的电介质填充沟槽355与衬底351A隔离。NI区354和电介质填充沟槽355可以是环形的，并且底板隔离区352、NI区354和电介质填充沟槽355一起可以包封衬底351A的隔离袋。底部栅极、DN底板隔离区352通过N型阱356B和N+区360B被电偏置于“ISO”电位。底部栅极偏置的电位可以按比例随顶部栅极“G”改变或者偏置于固定的电位。
尽管隔离的JFET350的外边可以通过沟槽355界定，但是该器件还可以通过包括N型阱356B、N+区360B、和/或长度LD2的轻度掺杂的ND区358B的高电压端区所围绕。该外部端区确定JFET 350可以被偏置于周围的P型衬底351A之上的最大电位。隔离的JFET 350的内部击穿主要通过轻度掺杂区358A的长度LD1和包括P+区359A、P区351B和DN底板隔离区352的P-I-N结的击穿电压确定。整个二极管350可以通过具有选择性的下面的DP区353的P+衬底环359B和/或P型阱(未示出)而被终止。对于该器件的电接触通过在ILD层361中被蚀刻的接触窗口进行，用金属层362，和选择性的阻挡金属层363。
图7B示出了另一隔离的P沟道JFET 370，其包括具有周围的P型阱376A的P+漏极区377A、P型沟道区371B、包括N型阱375A和N+区378A的顶部栅极、包括DN底板隔离区372的底部栅极、和包括P型阱376B和P+区377B的源极。在一实施例中，N型阱375A的掺杂剂分布是非单调的，其至少包括顶部NW1和较深部NW1B的并且优选使用不同能量和剂量的磷链注入而形成。
JFET 370通过DN底板隔离区372、NI区374和包封的电介质填充沟槽385与衬底371A隔离。NI区374和电介质填充沟槽385可以是环形的，并且底板隔离区372、NI区374和电介质填充沟槽385一起可以包封衬底371A的隔离袋。底部栅极、DN底板隔离区372通过N型阱375B和N+区378B而被电偏置于“ISO”电位。底部栅极偏置可以按比例随顶部栅极“G”的电位改变或者可以以固定的电位被偏置。
尽管隔离的JFET 370的外边可以通过沟槽385被界定，但是该器件还可以通过包括N型阱375B，N+区378B，和长度LD3的轻度掺杂的ND区379的高电压端区所围绕。该外部端区确定JFET 370可以被偏置于周围的P型衬底371A之上的最大电位。隔离的JFET 370的内部击穿理想地通过包括P+区377A、P型阱376A、P区371B和DN底板隔离区372的结的雪崩电压而确定。整个二极管370可以通过具有选择性的下面的DP区373的P+衬底环377C和/或P型阱(未示出)而被终止。对于该器件的电接触通过在ILD层379中被蚀刻的接触窗口而进行，用金属层380，和选择性的阻挡金属层381。
类型II隔离BCD工艺中的多晶硅发射极双极晶体管
具有扩散的发射极的双极晶体管在其最大频率方面受到跨过基区和发射极区两者的载流子输运的限制。改善这样的器件的高频能力的现有技术的方法是用直接与基区接触的多晶硅替代扩散的发射极(见，例如MichaelReisch的High-frequency Bipolar Transistors，Springer，2003)。通过调整对于超浅多晶硅发射极的基极深度，可以实现几十千兆赫的频率。
这样的多晶硅发射极双极晶体管可以适于以最小数量的附加工艺步骤适配如本公开的模块化低温注入原样BCD工艺，受益于提高的隔离能力、非单调阱掺杂剂分布、与BCD范畴中其它器件共享阱、底板隔离区、侧壁隔离区的共同注入和基极接触注入，以及在周围的衬底电位之上的高电压隔离和“浮置”任何单个双极器件或双极和CMOS器件组而没有改变制造工艺的能力。
与许多仅集成高速NPN晶体管的传统BiCMOS和BCD工艺不同，本公开的模块化工艺具有集成高频、互补(即NPN和PNP)双极器件的能力。此外，在优选实施例中，这样的双极晶体管的掺杂剂分布被定制以便提高“器件的“模拟”性能，而不是提高数字开关速度。模拟优化的特性包括在集电极电流，高欧拉电压VA，大跨导gm和高增益-带宽积的宽范围上实现相对稳定的电流增益β。
图8示出了NPN多晶硅发射极双极晶体管400B和PNP多晶硅发射极双极晶体管400A。NPN 400B包括在N型阱407B中形成并且通过隔离结构与公共P型衬底401隔离的N型多晶硅发射极415和P型基极PB 411，该隔离结构包括电介质填充沟槽405C和405D；NI区404C和404D，和注入DN底板隔离区402B。DN底板隔离区402B通过交叠NI区404C和404D而被电连接至N型阱407B。接触衬底401的表面的多晶硅发射极415的面积通过多晶硅发射极掩模而被确定。
在优选实施例中，N型阱407B包含具有被比较深埋入的NW1B部轻的掺杂浓度的表面部NW1的非单调掺杂剂分布。表面部NW1较轻的掺杂浓度减小了在PB基极411中分布的耗尽，由此增加了欧拉电压VA，而较深部NW1B，与DN底板隔离区402B的结合帮助减小集电极电阻并且改善晶体管饱和。在优选实施例中，N型阱407B的掺杂剂分布使用不同能量和剂量的磷链注入而形成。如示出的N型阱407B和DN底板隔离区402B之间的P型浮置层403B可以非常小或者甚至可以不存在，如果N型阱407B的底部交叠于DN底板隔离区402B上。
顶侧集电极接触通过N+区408C而被促进，对于基极的接触通过P+区409B而实现；并且N型多晶硅发射极415形成发射极。隔离结构包括具有下面的NI隔离区404C和404D的电介质填充沟槽405C和405D，围绕整个NPN 400B。与NPN 400B的接触通过金属层417和选择性的阻挡金属层416而实现，其通过在ILD层420中形成的接触窗口延伸。
PNP 400A包括P型多晶硅发射极412和在P型阱406内形成的NB基极注入410。顶侧集电极接触通过P+区409A而被促进；对于基极的接触通过N+区408A而被实现。接触通过金属层414和选择性阻挡金属层413而被实现，其通过在ILD层420中形成的接触窗口延伸。
DN底板隔离区402A、NI区404A和404B，和电介质填充沟槽405A和405B隔离P型袋403A和P阱406与衬底401。DN底板隔离区402A通过N型隔离接触阱407A和N+区408B被偏置。
在优选实施例中，P型阱406具有非单调掺杂剂分布，其至少包括顶部PW1和较深部PW1B，并且优选使用不同能量和剂量的硼链注入而形成。P型袋403A可以非常薄，并且甚至可以不存在，如果P型阱406的底部交叠于DN底板隔离区402A之上的话。顶部PW1的较轻的掺杂浓度减小了NB基极410中分布的耗尽，由此增加了欧拉电压VA，而较深部PW1B减小了集电极电阻并且改善了晶体管饱和。
双极器件NPN 400A和PNP 400B可以单片地并且同时地与在图3A中所示出的CMOS晶体管60A-60D一起制造，使用相同的衬底、隔离、阱注入、浅注入和互连。
类型II隔离的BCD工艺设计考虑
在类型II沟槽隔离中的隔离的器件的电压能力通过注入区的相对的结深度而被确定。与其它沟槽隔离方案不同，隔离的器件的最大击穿电压不由沟槽深度确定而是由深注入的DN底板隔离区的深度和注入能量而确定。
如图9A中所示出的，类型II隔离的电压能力典型地超过其它沟槽隔离方案，因为NI隔离区433在沟槽434被填充之前注入沟槽434的底部，桥接DN底板隔离区432和沟槽434底部之间的间隙，消除了深沟槽蚀刻和填充的需求。
隔离的器件的最大电压能力受到通过P+区435、P型袋431B、和DN底板隔离区432形成的结的一维雪崩击穿的限制。取决于P型袋431B的掺杂浓度，雪崩击穿的机制可以是P-N结雪崩或者P-I-N穿通击穿。如果隔离的P型袋431B的掺杂浓度足够高，则在DN底板隔离区432和P型袋431B之间形成的在反向电偏置下的P-N结的耗尽区将在耗尽区尚未到达P+区435之前雪崩。这在数学上可以由xD(BV)＜x净表示，其中xD(BV)是在电压BV的雪崩击穿的开始时，在P型袋431B中分布的耗尽的宽度，并且x净是P+区435和DN底板隔离区432之间的“净厚度”。在这样的实例中，击穿电压主要由DN底板隔离区432的掺杂浓度和隔离的P型袋431B的掺杂浓度确定，DN底板隔离区432的掺杂浓度和隔离的P型袋431B的掺杂浓度等同于衬底431A的掺杂浓度。
作为替代，如果P型袋431B被轻度掺杂，则耗尽区“穿通”P型区431B，即xD(BV)＞x净。完全耗尽的，轻度掺杂的P型袋431B与P-I-N二极管中的本征区表现相似。结果，击穿电压与轻度掺杂区431B的厚度x净成线性比例。这在数学上可以被近似为BV≈Ecrit·x净+BV0，其中Ecrit是硅的临界雪崩电场，根据浓度范围从20至35V/μm，并且BV0是当本征层具有零厚度，即x净＝0时近似P-N结击穿的线性拟合参数。
在本公开的低温工艺中，注入原样掺杂剂分布精确地设置了最大击穿，避免来自高温扩散的可变性。对于固定的磷剂量，DN注入的深度并且因而击穿电压BV与注入能力成线性比例。对于2至2.5MeV的注入，击穿电压范围从20至35伏特，对应于P型袋431B的大约1微米的净厚度。当该表现对于较厚的层和较高的电压线性缩放时，现在市场上可买到的的离子注入剂的最大能量限制该击穿电压至几十伏特。
如图9B中所示出的，电介质填充沟槽444和NI区443的沟槽底部的结合深度足够大，使得NI注入443交叠于DN底板隔离区442上以便完成P型袋441B与衬底441A的隔离。给定这些因素，N型阱445的深度受到几个考量的约束。如果N型阱445被注入得过浅，则它将不交叠NI区443，即Δx1＞0，并且DN底板隔离区不希望地被留下电浮置，受到不希望的寄生和瞬态现象。如果Δx1＞0，则必须Δx2＞0，浮置的P型袋441B分离N型阱445与DN底板隔离区442，并且N型阱445的电阻不由于DN底板隔离区442的存在而减小。在没有交叠轻度掺杂的DN底部隔离区442的情况下，实现N型阱445中的低电阻率仅取决于N型阱445的非单调的分布，这里N型阱445包括具有浓度比上部NW1高的下部NW1B的链注入阱。实现低阱电阻率对于避免寄生CMOS闭锁，CMOS闭锁是不希望和潜在地损坏闸流管的效应，但是阈值电压和击穿电压考量限制了N型阱445的最大表面浓度。
在图9C中，N型阱455被注入至比N型阱445更深的深度，使得阱455的底部垂直延伸至电介质填充沟槽454下面的深度并且交叠于NI区453上，即使用先前的定义，Δx1＜0。虽然该掺杂剂分布优于图9B中结构的掺杂剂分布，但是浮置的P型袋451B分离N型阱455与DN底板隔离区452的顶部，即Δx2＞0，使得底板隔离区的存在不减小N型阱455的电阻率。
图9D示出了又一改进，这里N型阱465的底部注入得比电介质填充沟槽464深并且基本上交叠NI区463。假定居间的P型袋461B的厚度非常小，即在Δx2→0的限制中，则N型阱465以非常小的电压“穿通”至DN底板隔离区462，并且N型阱465的电阻率被有益地减小。
在本发明的优选实施例中，如图9E中所示出的，N型阱475交叠于DN底板隔离区472和NI区473两者上，并且具有较轻掺杂的顶部NW1，较轻掺杂的顶部NW1沿电介质填充沟槽474的整个垂直尺寸(深度)，从衬底481A的表面延伸至N型阱475的较深部NW1B。交叠DN底板隔离区470的阱475的较深部的结合显著减小了N型阱475的电阻率，改善了闭锁和快反向击穿，而没有不利地影响阈值或者降低在N型阱475内形成的CMOS器件(未示出)的电压能力。
图9F示出了与图9E所示的相似隔离设置，但是这里N型阱485的最浅的注入，即形成N型阱485的顶部NW1的注入或多个注入过深以至于不避免不希望的NW1部顶上的P型层481C的深度Δx3形成。为了避免该问题，或者可以减小最浅的磷注入N型阱485的注入能量，或者可以对于阱的链注入添加附加的较低能量的注入。
总而言之，类型II沟槽隔离通过引入交叠和桥接沟槽底部和高能注入的DN底板隔离区顶部之间的间隙的居间的NI层而避免了对于深沟槽侧壁隔离的需求，使得可以使用较深、较高能量的底板隔离。较深的底板隔离对于任何隔离的N型阱的形成设置附加的设计考量。N型阱优选应当包括交叠或者接近交叠DN底板隔离区的深部以便避免不希望的浮置P型区的形成，或者浮置的P型区应当被保持得尽可能地(垂直地)薄，使得DN底板隔离区和N型阱相互“穿通”并且表现为电相似于交叠的注入区。
在类型II沟槽隔离中形成隔离的N型阱的前述标准可以通过分析图10中示出的一维掺杂剂分布而被进一步理解，图10示出了掺杂浓度N(x)对衬底表面下面深度x。深度x指在衬底表面x＝0。例如，图10A示出了对应于图9A中的截面10A-10A的具有P+区435结构(由掺杂剂分布503所代表)、P型隔离袋431B(由掺杂剂分布502所代表)、DN底板隔离区432(由掺杂剂分布504所代表)和P型衬底431A(由掺杂剂分布501所代表)。净隔离厚度x净被示出为浅P+区435和DN底板隔离区504之间的间隔。如所示，掺杂剂分布垂直于衬底表面，平行于沟槽434被界定。该具体的分布被测量得距离NI沟槽注入不存在的沟槽足够远。
图10B示出了图9A的相邻于沟槽434的截面10B-10B的掺杂剂分布，这里NI区433存在但是这里缺少浅P+区435。沿沟槽的隔离的P型袋431B(由掺杂剂分布512所代表)坐落于NI区433(由掺杂剂分布512所代表)的顶上，NI区433又交叠DN底板隔离区432(由掺杂剂分布513所代表)，DN底板隔离区432形成于P型衬底431A中(由掺杂剂分布511所代表)。NI区433(分布514)的峰值浓度实际形成于沟槽底部，但是在注入期间来自回跳的横向分散横向扩散注入到比沟槽自身的宽度稍宽的宽度。
图10C示出了相邻于图9B中示出的隔离结构的沟槽444的截面10C-10C的掺杂剂分布，这里N型阱445不交叠于NI区443或DN底板隔离区442上。如所示出的，形成于P型衬底441A(由掺杂剂分布521所代表)中的DN底板隔离区442(由掺杂剂分布525所代表)被NI区443(由掺杂剂分布526所代表)交叠。N型阱445包括上部NW1(由掺杂剂分布524所代表)和较深部NW1B(由掺杂剂分布523所代表)。上部NW1和较深部NW1B的结合的掺杂剂分布表明N型阱445的整体掺杂剂分布是非单调的。如图10C中所示出的，在较深部NW1B中的最大掺杂浓度比在上部NW1中的最大掺杂浓度大。居间的P型袋441B(由掺杂剂分布522所代表)以距离Δx1分离较深部NW1B(分布523)的底部与NI区443(分布526)。还是在图10C中所示出，较深部NW1B(分布523)和DN底板隔离区442(分布525)之间的间隙在NI区443不存在的截面中具有比间距Δx1大的间距Δx2。
图10D示出了相邻于在图9C中示出的隔离结构的沟槽454的截面10D-10D的掺杂剂分布，这里N型阱455正好触及NI区453但不交叠DN底板隔离区452。如所示出的，形成于P型衬底451A(由掺杂剂分布531所代表)中的DN底板隔离区452(由掺杂剂分布532所代表)被NI区453(由掺杂剂分布533所代表)交叠。N型阱455包括上部NW1(由掺杂剂分布535所代表)和较深部NW1B(由掺杂剂分布534所代表)。没有P型区分离较深部NW1B(分布534)的底部与NI区453(分布533)，即Δx1＜0。在NI区453不存在的截面中，存在较深部NW1B(分布534)和DN底板隔离区452(分布532)之间的间隙＝Δx2，DN底板隔离区452包括与衬底451A相同掺杂浓度的P型袋451B(未示出)的居间部。
图10E示出了相邻于图9D中所示出的隔离结构的沟槽464的截面10E-10E的掺杂剂分布，这里N型阱465基本交叠NI区463，但是不交叠DN底板隔离区462。如所示出的，形成于P型衬底461A(由掺杂剂分布541所表示)中的DN底板隔离区462(由掺杂剂分布542所表示)被NI区463(由掺杂剂分布543所表示)交叠并且NI区463(分布543)被N型阱465所交叠，包括较深部NW1B(由掺杂剂分布544所表示)和上部NW1(由掺杂剂分布545所表示)。没有P型袋461B的部分分离较深部NW1B(分布544)的底部与NI区463(分布543)，即Δx1＜0。在NI区463不存在的截面中，在较深部NW1B(分布544)和DN底板隔离区462(分布542)之间存在间隙＝Δx2，DN底板隔离区462包括与衬底461A相同的浓度的P型袋461B(未示出)的薄居间部。这样的掺杂剂分布允许N阱465的较深部NW1B和DN底板隔离区462在低偏置条件下穿通P型袋461B的薄部，基本短路N阱465的较深部NW1B至DN底板隔离区462。
图10F示出了相邻于图9E中示出的优选隔离结构的沟槽474的截面10F-10F的掺杂剂分布，这里N型阱475交叠NI区473和DN底板隔离区472两者。如所示出的，在P型衬底471(由掺杂剂分布551所表示)中形成的DN底板隔离区472(由掺杂剂分布552所表示)被NI区473(由掺杂剂分布555所表示)和N型阱475所交叠，N型阱475包括较深部NW1B(由掺杂剂分布553所表示)和上部NW1(由掺杂剂分布554所表示)。没有P型区分离较深部NW1B(分布553)的底部与NI区473(分布555)，即Δx1＜＜0。此外，在NI区473不存在的截面中，没有间隙或者居间的P型区存在于较深部NW1B(分布553)和DN底板隔离区(分布552)之间，即Δx2＜0。在该配置中，所有的N区被一起电短路以便产生N型阱475的低电阻率，用于良好的CMOS闭锁抑制和快反向击穿避免，而且仍然保持低阈值CMOS和高贝塔双极晶体管所需的低表面浓度。整个类型II沟槽隔离阱结构，没有高温工艺而形成，与大直径硅晶片相容并且还可以与后续的浅沟槽隔离相结合使用。
另一掺杂剂分布11A-11A，不相邻于图11A所示出的图9E的优选隔离结构中的沟槽747，揭示了在没有NI区473的存在的情况下，包括上部NW1(由掺杂剂分布564所表示)和较深的更重掺杂的中心部NW1B(由掺杂剂分布563所表示)的N型阱475仍然交叠于DN底板隔离区472(由掺杂剂分布562所表示)上，以便形成衬底471(由掺杂剂分布561所表示)中的非单调掺杂的连续的N型区。
图11B示出了在图9F的结构中所示出的问题，这里N型阱485的上部NW1(由掺杂剂分布573所表示)过深并且不利地形成表面P型层481C(由掺杂剂分布574所表示)。但是上部NW1(分布573)的能量和深度确实交叠较深部NW1B(由掺杂剂分布572所表示)，它又优选交叠DN底板隔离区(由掺杂剂分布571所表示)以便形成连续的N型区。在低能量注入上部NW1(分布573)可以避免上部NW1交叠N型阱485的较深部NW1B(分布572)并且不利地影响器件工作、性能、和可靠性。所以如果上部NW1(分布573)过深，则幻P型表面层481C(分布574)形成并且如果注入过浅，则对于较深阱部NW1B(分布572)交叠的低电阻被牺牲。
对于该不希望的折衷的解决方法使采用多掺杂剂(例如磷)注入以便形成如图11C中所示出的顶部NW1。如所示出的，上部NW1包括两个交叠的注入(由掺杂剂分布585和584所表示)，它们又交叠较深部NW1B(由掺杂剂分布583所表示)以便形成三注入N型阱。该阱又交叠所有在P型衬底(由掺杂剂分布581所表示)内形成的DN底板隔离区(由掺杂剂分布582表示)。尽管示出了三注入阱，但是随着深度增加，浓度更高，任何数量的变化的剂量和能量的注入可以被用于形成其它非高斯非单调掺杂剂分布，只要N型注入恰当地交叠。
当形成P型阱时，对于类型II隔离结构的隔离的N型阱区的相对深度的考量不是复杂的因素，因为隔离袋已经是P型。因为无论P型阱的掺杂剂分布如何，都没有浮置的P型层形成，所以主要的关注是避免使得P型阱过深从而使其相反地掺杂DN底板隔离区，或者P型阱和DN底板隔离区之间的击穿电压不适于支持最大供电电压下的工作。
在P型阱中保持低的掺杂浓度增加了P型阱和N型底板隔离区之间的击穿电压，但是可以折衷某些NMOS特性。为了补救该折衷，单独的较深的P型注入，被引入得浅于DN层的深度但是交叠P型阱的底部，且可以根据需要被用于降低阱电阻率并且抑制快反向。
该额外的P型注入还可以起其它的作用，包括减小隔离袋之间的间距。图12A示出了深P型区603，在此被称为“DP”区，使用高能注入进入由掩模层604B所界定并且选择性地由使用掩模层604B所构图的氧化物层605所界定的P型衬底601中而形成。在一可能的制造流程中，氧化物层605在衬底601上生长并且随后被掩模和蚀刻。衬底601被氧化以便生长薄的注入前氧化物层606。深N型注入随后被引入以便形成DN底板隔离区602，随后使用光刻胶604B或任何其它厚掩模材料以便界定被注入的DP区603的位置。
在图12B中示出了DP深注入区614的使用，这里两个隔离的P型袋611B和611C与周围的P型衬底611A通过类型II沟槽隔离而被隔离。隔离袋611B被同心电介质填充沟槽615，沟槽底部NI区613A和DN底板隔离区612A所围绕。隔离袋611C被同心电介质填充沟槽615B，沟槽底部NI区613B和底板隔离区612B所围绕。如所示出的，DP区614位于NI区613A和613B之间以便减小穿通击穿的风险。DN底板隔离区612A和612B从NI区613A和613B的边被拉回，使得DN底板隔离区613A和613B之间的横向分离比NI区613A和613B之间的横向分离大。以这种方式，隔离的区可以被更密堆在一起以便减小芯片尺寸。
替代的类型II隔离的BCD工艺
除了允许隔离袋之间的间距被减小之外，DP注入还可以被用于降低在低和高电压NMOS形成中的有效P型阱电阻率。在图13A中，例如，轻度掺杂漏极(LDD)MOSFET晶体管的互补对形成并且通过沟槽隔离隔离。
图13A的隔离的PMOS 630A包括N型阱636、N+阱接触区639A、P+源极区640A、P-源极延伸641A、P-漏极扩展641B和P+漏极区640B。图13A的隔离的NMOS 630B包括P型阱637、P+阱接触区640C、N+源极区639B、N-源极延伸642A、N-漏极扩展642B和N+漏极区639C。NMOS 630B和PMOS 630A都使用具有栅极646和侧壁隔离体643的栅极氧化物层644以便形成MOSFET沟道。对于NMOS 630B和PMOS 630A的区的接触通过在ILD层647中蚀刻的接触窗口而制成，用存在于接触窗口中的金属层649和选择性的阻挡金属层648。
N型阱636和P型阱637包括非单调的掺杂剂分布，其至少分别具有表面区NW2和PW2和较深部NW2B和PW2B。阱与衬底631A通过沟槽隔离隔离，该沟槽包括交叠DN层632的NI区633A和633C和电介质填充沟槽635A和635C。与NI区633B结合的沟槽635B将PMOS 630A和NMOS 630B相互隔离。
N型阱636的底部NW2B可以交叠于DN底板隔离区632上或者可以留下被插入于底板隔离区632和N型阱636之间的薄P型袋631B。在一实施例中，P型阱637比N型阱636和沟槽635A-635C浅。在该情形中轻度掺杂的P型袋631C存在于P型阱637的底部和DN底板隔离区632的顶部之间。因为阱637和袋631C都包括P型硅，所以没有区被剩下为电浮置。P型阱637下面的DP区634A的引入减小了该结合的P型区的电阻率并且改善了结构对于CMOS闭锁和NMOS快反向的抗力，尤其如所示出的在较高电压的LDD NMOS中。相同的高能硼注入可以被用于形成在图13A中所示出的隔离的区和其它的隔离的区(未示出)之间的DP区634B。
DP区的另一益处是改善了各种PNP晶体管的电性能。在图13B中，两种类型的PNP器件被示出使用了注入的DP区
在PNP 650A中，N型基极661在P型阱656A内形成，P型阱656A包含作为发射极的P+区660B和N+区662A，以便促进与N型基极661之间的接触。起集电极的作用的P型阱656A，通过P+区660A和660C来接触。PNP 650A通过包括电介质填充沟槽655、NI区659A和659B、和DN底板隔离区652A的类型II隔离结构与P型衬底651A隔离。N型阱(未示出)交叠NI区659A和659B的一些部分，并且被用于电偏置DN底板隔离区652A。
在一实施例中，P型阱656A不交叠于DN底板隔离区652A上。在这样的实例中，轻度掺杂的P型袋651B存在于P型阱656A的底部和DN底板隔离区652A的顶部之间。因为P阱656A和袋651B都包括P型掺杂剂，所以没有留下电浮置的区。然而，P型阱656A下面的DP区653的引入，减小了结合的P型区的电阻率并且由此减小了PNP 650A的集电极电阻。
在PNP 650B中，N型阱670形成基区并且包含作为发射极的P+区660E和N+区662B和662C以便促进与基区之间的接触。P型袋651C，起集电极的作用，还包含P型阱656B和656C，通过P+区660D和660F而被接触。PNP 650B通过包括电介质填充沟槽656、NI区659C和659D、和DN底板隔离区652B的类型II隔离结构与P型衬底651A隔离。NI区659C和659D被N-阱接触，例如，在图13B的平面的外侧。
在PNP 650B的优选实施例中，N型阱670不交叠于底板隔离区652B上，使得P型袋651C存在于N型阱670的底部和DN底板隔离区652B的顶部之间。如果P型袋651C足够薄，则N型阱670可以穿通至底板隔离区652B，电短路N型阱670至DN底部隔离区652B。N型阱670下面的DP区653的引入抑制了穿通并且改善了基极(N型阱670)和隔离区(DN底板隔离区652B和NI区659C和659D)之间的隔离。另外，DP区653B减小了被该隔离结构包封的P型区的电阻率并且由此减小了PNP 650B的集电极电阻。
通过对于比DN底板隔离区652B浅的深度优化DP区653B的注入能量，DP区653B能够改善NPN和PNP双极器件两者的性能，例如在图3B和3C中所示出的器件，减小CMOS闭锁和NMOS快反向击穿的倾向，并且减小隔离的阱之间的间距。
类型II隔离的BCD工艺中未隔离的BiCMOS
尽管本发明的工艺允许完全隔离的器件的集成，但是当不需要完全隔离时，其模块化性质允许设计者跳过NI和DN注入。在这样做时，完全隔离的BCD器件的范畴还原为具有NPN双极晶体管的CMOS，即变为具有较少掩模和较低成本的BiCMOS工艺。所述架构的模块化性质还意味着CMOS的电特性保持不变，无论CMOS是隔离的还是未隔离的。NPN的电特性保持不变，除非DN层减小了隔离的版本的集电极电阻。NPN仍然是“自隔离”，正如PMOS器件，因为它形成于N型阱内部，对于周围的P型衬底自然形成反向偏置的结。
图14A-14E示出了几个采用传统浅沟槽隔离(STI)形成的NMOS晶体管。在没有上述DN和NI区的完全隔离的情况下，起这些NMOS器件的本体区作用的P型阱被短路于P型衬底。这些非隔离的器件可以通过或者从具体的器件实例去除NI和DN注入，由此在相同的集成电路上混合隔离的和未隔离的器件，或者跳过那些工艺步骤而被形成。
图14A示出了对称漂移NMOS 700的截面图，即具有漂移的源极和漂移的漏极的器件。NMOS 700包括P型阱701、P+接触区703、N+源极和漏极区704A和704B、栅极氧化物层706、多晶硅栅极708、栅极硅化物709和侧壁隔离体707。NMOS 700包括分别具有长度LS1和LD1并且在导通状态传导电流的N-漂移源极和漏极区705B和705C，和避免N+结的表面击穿但是不承载电流的长度LS2和LD2的无源N-漂移端区705A和705D。漂移区LS1和LD1的长度可以独立于无源端区的长度LS2和LD2的长度而被优化。在一些实施例中，漂移区还可以通过与无源端区不同的工艺步骤而形成，使得其掺杂剂分布也可以被独立地优化。
P型阱701优选包括上部PW2和较深部PW2B，这里较深部PW2B具有比上部PW1高的掺杂浓度。
NMOS 700在其周边被电介质填充沟槽702所约束。通过ILD层710的对于NMOS 700的接触通过金属层711和互连金属层而被促进，该互连金属层包括漏极接触712、源极接触809、和阱接触810。
图14B示出了非对称漂移的NMOS 720，即具有漂移的漏极但是仅具有短的、侧壁隔离体界定的漂移的源极的器件。NMOS 720包括P型阱721、P+接触区723、N+源极和漏极区724A和724B、栅极氧化物层726、多晶硅栅极728、栅极硅化物729和侧壁隔离体727。NMOS 720还包括通过侧壁隔离体727所界定的源极延伸725A，它是传统LDD CMOS工艺的产物。长度LD1的掩模界定的漏极扩展725B在导通状态传导电流，而长度LD2的无源N-漂移端区725C避免N+漏极结的表面击穿但是不承载电流。源极延伸725A、漏极扩展725B、和漂移端区725C的长度和掺杂浓度和分布可以被独立地优化。
图14C示出了非对称漂移的NMOS 740。NMOS 740包括P型阱741、P+接触区743、N+源极和漏极区744A和744B，栅极氧化物层746，多晶硅栅极748，栅极硅化物749和侧壁隔离体747。该器件包括由侧壁隔离体747所界定的源极延伸745A，它是传统LDD CMOS工艺的产物。具有长度LD1的掩模界定的漏极扩展745B在导通状态传导电流。与图14A和14B的器件不同，没有N-漂移区存在于漏极744B和沟槽742之间。NMOS 740的其它特征相似于上述NMOS 720的特征。
图14D示出了对称的LDD NMOS 760的截面，完全自对准，没有掩模界定的漂移长度。与上述NMOS 740不同，源极和漏极扩展765A和765B具有通过侧壁隔离体767的长度所确定的长度。NMOS 760的其它特征相似于上述NMOS 740的特征。
图14E示出了非对称漂移的NMOS 780。与NMOS 720不同，NMOS780的漏极区784B被栅极788和源极784A、784C完全同心地围绕。NMOS 780包括P型阱781、P+接触区783、环形N+源极区784A、784C、中心N+漏极区784B、栅极氧化物层786、环形多晶硅栅极788、栅极硅化物789和侧壁隔离体787。NMOS 780还包括源极延伸785A、785D，由侧壁隔离体787所界定，和径向长度LD1的掩模界定的N-漏极扩展785B、785C。N-漏极扩展785B、785C在所有侧上以圆环形或环形几何形状完全围绕N+漏极区784。在该实施例中，在N+源极784C和沟槽782之间没有轻度掺杂的区存在。NMOS 780的其它特征相似于NMOS 720的特征。
图15A-15E示出了在图14A-14E中的截面中所示出的未隔离的NMOS晶体管的平面图。图15A是在图14A中示出的NMOS700的平面图，具有以包封P+接触区703和阱接触810的环的形式的沟槽702、N+源极区704A和源极接触809、N+漏极区704B和漏极接触712、具有栅极接触803的多晶硅栅极708。如所示出的，N+源极区704A通过掩模界定的距离LS1与栅极间隔开，并且通过距离LS2与沟槽702的边间隔开，距离LS1由N+和多晶硅栅极掩模的相对定位所确定。N+源极区704A还通过距离LS2加间隙806的宽度与P+接触区703间隔开。N+漏极区704B通过掩模界定的距离LD1与栅极708间隔开，并且与沟槽702通过距离LD2间隔开，距离LD1由N+和多晶硅栅极掩模的相对定位所确定。图14A取自图15A中示出的截面14A-14A。
图15B是在图14B中示出的NMOS 720的平面图，具有以包封P+接触区721和阱接触830的环的形式的沟槽722、N+源极区724A和源极接触829、N+漏极区724B和漏极接触732、具有栅极接触823的多晶硅栅极728。如所示出的，N+源极区724A毗邻栅极728。(由侧壁隔离体727形成的源极延伸725A在图15B中未被示出)。源极区724A通过间隙826与P+接触区721间隔开。N+漏极区724B通过掩模界定的距离LD1与栅极728间隔开，并且与沟槽722通过距离LD2间隔开，距离LD1由N+和多晶硅栅极掩模的相对定位所确定。图14B取自图15B中示出的截面14B-14B。
图15C是在图14C中示出的NMOS 740的平面图，具有以包封P+接触区743和阱接触850的环的形式的沟槽742、N+源极区744A和源极接触849、N+漏极区744B和漏极接触752、具有栅极接触843的多晶硅栅极746。如所示出的，N+源极区744A毗邻栅极746。(由侧壁隔离体748形成的源极延伸745A在图15C中未被示出)。源极区744A通过间隙846与P+接触区743间隔开。N+漏极区744B通过掩模界定的距离LD1与栅极746间隔开，并且在其剩下的三侧上毗邻沟槽742，距离LD1由N+和多晶硅栅极掩模的相对定位所确定。图14C取自图15C中示出的截面14C-14C。
图15D是在图14D中示出的NMOS 760的平面图，具有以包封P+接触区763和阱接触870的环的形式的沟槽762、N+源极区764A和源极接触869、N+漏极区764B和漏极接触868、具有栅极接触863的多晶硅栅极768。如所示出的，N+源极区764A毗邻栅极768。(由侧壁隔离体形成的源极延伸765A在图15D中未被示出)。源极区764A通过间隙866与P+接触区763间隔开。N+漏极区764B毗邻栅极768。(通过侧壁隔离体767形成的漏极扩展765B在图15D中未被示出)。N+漏极区764B还在其剩下的三侧上毗邻沟槽762。图14D取自图15D中示出的截面14D-14D。
图15E是在图14E中所示出的NMOS 780的平面图，具有以包封P+接触区783和阱接触890的环的的沟槽782、环形N+源极区784A、784C和源极接触792、包封的N+漏极区784B和漏极接触888，具有多晶硅栅极接触883的环882的形式的多晶硅栅极788。如所示出的，N+源极区784A、784C围绕并且毗邻栅极环882。(通过侧壁隔离体形成的源极延伸785A、785D在图15E中未被示出)。源极区784A通过间隙886与P+接触区783间隔开。N+漏极区784B被围绕并且通过掩模界定的距离LD1与栅极788间隔开，距离LD1由N+和多晶硅栅极的相对定位所确定。图14E取自在图15E中所示出的截面14E-14E。
类型V的隔离BCD工艺
本发明的另一优选实施例结合了具有绝缘侧壁和从硅表面延伸至沟槽底部的导电中心部的深沟槽，这里导电中心电接触沟槽底部的NI区。绝缘侧壁可以包括二氧化硅、氮化硅、氮氧化物膜或夹层，或任何其它非导电电介质。侧壁的厚度可以是从100埃至3000埃的范围，取决于沟槽的宽度。导电材料优选是原位掺杂的多晶硅，但是作为替代可以包括其它导电材料，例如高温或难熔金属。
与上述类型II隔离相比，嵌入在类型V隔离的隔离沟槽中的导电材料的添加提供了几个优点。首先，从衬底的顶表面至NI和DN区的垂直电阻可以被大大降低。此外，通过隔离沟槽，可制成从衬底顶表面至NI和DN区的电接触，消除了N型阱对于连接NI和DN层至衬底表面的需求。这减小了垂直DN接触所需的表面面积，允许更多的接触被使用而没有不可接受地增加总芯片面积。
图16A示出了在共同的P型衬底901中制造的、使用类型V隔离而隔离的、浮置的CMOS 900A、900B和准垂直N沟道DMOS 900C的截面图。PMOS 900A和900B被类型V隔离结构所包封，该类型V隔离结构包括深注入的DN底板隔离区902A、包括电介质层906和沟槽导电层907的沟槽924A、位于沟槽924A的底部的NI区904的。在该隔离结构内，N型阱909A被用于形成PMOS 900A的本体区。N型阱909A还可以被用于接触DN底板隔离区902A，或者直接地通过交叠DN区902A，或者间接地通过接触和交叠NI区904。然而，N阱909A和NI 904之间的接触在类型V隔离中不被要求，因为NI和DN层通过沟槽导电区907而接触。在优选实施例中，N型阱909A的掺杂剂分布是非单调的，其至少包括顶部NW1和较深部NW1B并且优选使用不同能量和剂量的磷链注入而形成。在N型阱909A的底部不交叠于DN区902A上的情形中，将导致居间的P型层905A。P型层905A是浮置的并且对于CMOS 900A、900B的工作基本没有电影响。
而且在由DN底板隔离区902A所定界的隔离区内，P型阱908用于形成NMOS 900B的本体区。在优选实施例中，P型阱908的掺杂剂分布是非单调的，其至少包括顶部PW1和较深部PW1B，并且优选使用不同能量和剂量的硼链注入而形成。如果P型阱908不交叠于DN隔离底板层902A上，则导致居间的P型层905B。因为层905B也是P型，所以它被电短路于P型阱908的电位。
N-型阱909A和P型阱908可以被放置得彼此相邻而不具有居间的沟槽隔离。然而，在优选实施例中，N阱909A和P阱908被电介质填充沟槽923分离，电介质填充沟槽923极大地降低了对于闭锁的敏感性。通过对于沟槽923仅使用电介质填充，PMOS 900A和NMOS 900B之间的间距可以小于如果使用了电介质和导电填充的沟槽，例如沟槽924A。在另一实施例中，N阱909A与P阱908之间居间的沟槽可以内部用导电层形成，相似于沟槽924A，它要求更多的空间但是提供对于DN底板隔离区902A的附加的接触。
在N型阱909A内，PMOS 900A包括P+源极区911A和漏极区911B，侧壁隔离体915和下面的LDD 912，具有位于第一栅极氧化物层916顶上的硅化物917的多晶硅栅极918，这里第一栅极氧化物层916具有厚度Xox1。在P型阱908中，NMOS 900B包括N+源极区910A和N+漏极区910C，侧壁隔离体915和下面的LDD 913A，具有硅化物的多晶硅栅极918，这里栅极918也位于第一栅极氧化物层916的顶上。栅极氧化物916的厚度Xox1，可以对于PMOS 900A和NMOS 900B两者的最佳整体性能和电压能力被优化。用于形成栅极918的多晶硅层可以包括对于NMOS 900B和PMOS 900A两者的N型掺杂，或者替代地PMOS 900A可以包括P型掺杂的多晶硅。
对于CMOS器件900A、900B的电连接通过蚀刻穿过ILD层919的接触开口使用金属层921和阻挡金属层922而被促进。对于DN底板区902A的接触由ISO电极、沟槽导电层907、和NI区904制成。
准垂直N沟道晶体管900C包括类型V隔离袋，该类型V隔离袋包括DN底板隔离区902B、NI区904和包含电介质层906和导体907的沟槽924B。N-漂移(ND)区925从P型本体区914延伸，且通过P+接触区911D和911E被接触。N+源极区910D和911E优选被短路于P+接触区911D和911E，如所示出的。栅极920包括多晶硅层和选择性的硅化物层921，坐落于栅极氧化物层922顶上。如果晶体管900C的栅极制造步骤不与PMOS900A和NMOS 900B的栅极制造步骤分享，则可以消除源极延伸区913B，它是氧化物侧壁隔离体915的结果。在导通状态，沟道区跨过栅极氧化物层922下面的本体区914而形成。N-漂移区925连接沟道区至DN底板隔离区902B，DN底板隔离区902B起埋入的漏极的作用。沟槽924B中的导电层提供漏极电极926和NI区904之间以及通过NI区904至底板隔离区902B的电接触。
晶体管900C截面图示出了具有有两个源极区910D、910E和分享共同的漏极(DN底板隔离区902B)的单个单元。实际的晶体管可以包括许多单元或多条器件中的许多单元或条。
图16B示出了在P型衬底941中制造并且使用类型V隔离而隔离的三个双极晶体管的截面图。这些双极器件，及其构成的类型V隔离结构、阱、注入、浅注入及互连可以在同一衬底中被单片地并且同时地制造。
NPN 940A使用专用的PB基极注入948，而NPN 940B利用P型阱947A作为其基极，P型阱947A在与NMOS 900A中的P阱908相同的工艺步骤中制造。在NPN 940A中，DN底板隔离区942A、NI区960A和第一N型阱946电形成集电极，通过NI区960A和沟槽960内的导体945而相互短路。沟槽电介质层944隔离导体945与衬底941。
图16B示出了N型阱946和DN底板隔离区942之间居间的P型浮置层961A。P型浮置层可以优选通过交叠N型阱946的底部于DN底板隔离区942A上而被消除。在优选实施例中，N型阱946包含非单调的掺杂剂分布，具有比较深埋入的NW1B部具有较轻掺杂浓度的表面部NW1。表面部NW1减小在PB基极948中的分布的耗尽，由此增加NPN 940A的欧拉电压VA，而N型阱946的较深部NW1B，与DN层942A结合，帮助减小集电极电阻。如果N型阱946不交叠于DN区942A之上，则集电极电阻较高。在优选实施例中，第一N型阱946的掺杂剂分布使用不同能量和剂量的磷链注入而形成。顶侧集电极接触通过沟槽960的导电部945而被促进；对于基极的接触通过浅P+接触区951A而被实现；并且N+区950A形成发射极。类型V隔离结构包括具有电介质层944的沟槽960，和接触下面的NI区960A的导体945，和DN底板隔离区942A，类型V隔离结构也是部分的集电极(除了电介质层944之外)。
对于NPN 940A的发射极、基极和集电极的接触通过通过在ILD层952中形成的接触窗口延伸的金属层954和阻挡金属层953而被实现。浅沟槽隔离(未示出)可以被用于分离N+区950A(发射极)与P+区951A，假定浅沟槽不比PB基极注入948深。多晶硅发射极(未示出)可以替代N+区950A作为发射极。
NPN 940B相似于上述NPN 940A，除了P阱947A替代PB基极注入948作为NPN的基极之外，并且不存在可以与包括在基极(P阱947A)和DN底板隔离区942B之间的N型阱946相比的N阱。
P型阱947A可以包括与对于集成亚微米NMOS而优化的P阱的相同的掺杂剂分布，该P阱例如为NMOS 900B中的P型阱908(图16A)。使用该方案，与NPN 940A相比，NPN 940B的性能可以被损害，具有不利地影响电流增益、击穿电压、和频率响应的折衷。相反，具有其自身专用的P型基极注入948，NPN 940A的性能可以用最小的必须的折衷被独立地优化。
PNP 940C也在P型衬底941中被制造，使用专用NB基极949。P+区951C形成PNP 940C的发射极。P型阱947B形成集电极并且优选具有非单调掺杂剂分布，其至少包括顶部PW1和较深部PW1B，优选使用不同能量和剂量的硼链注入而形成。P型阱947B和DN底板隔离区942C之间居间的P型层961C可以有利地提供集电极和类型V隔离结构之间的较高的击穿电压。然而，P型层961C可以非常薄，并且甚至可以不存在，如果P型阱947B的深部PW1B的底部交叠于DN底板隔离区942C上。在优选实施例中，集电极和隔离将通过金属化层而被连接在一起，使得它们具有相同的电位。P阱947B的顶部PW1减小在NB基极949中分布的耗尽，由此增加PNP 940C的欧拉电压，而P型阱947B的深部PW1B帮助减小集电极电阻。
多晶硅发射极(未示出)可以替代P+区951C作为PNP 940C的发射极。
对于集电极的顶侧接触通过P+接触区951D而被促进，对于DN底板隔离区942C的接触通过沟槽导体945C而被提供，并且对于基极的接触通过N+接触区950C而被实现。P+区951C形成发射极。类型V隔离结构包括包括导体945和电介质层944的沟槽960、下面的NI区960C、和DN隔离区942C，它们一起围绕并且包封整个PNP 940C。对于PNP 940C的发射极、基极和集电极的接触通过金属层945和阻挡金属层953而实现，金属层945和阻挡金属层953延伸通过在ILD层952中形成的接触窗口。
深注入的DP区943A和943B可以存在于DN底板隔离区942A、942B和942C之间，以便抑制泄漏并且允许更紧密的间隔。
结合的创造性事物
尽管已经描述了本发明的具体实施例，但是应当理解这些实施例仅是示例性的，而不是限制性的。根据本发明的广泛原理的许多另外或者替代的实施例对于本领域的技术人员是显见的。
例如，在任何器件中所使用的N型阱可以与隔离沟槽间隔开，在任一侧上毗邻隔离沟槽，或者在两侧上被沟槽围绕。采用所示出的类型II隔离的任何器件可以被适用于类型V隔离。N型阱和P型阱可以包括居间的沟槽或者相互毗邻。隔离的和未隔离的器件可以在相同的集成电路中被混合。器件可以使用相对深的沟槽以便实施类型II或类型V隔离，但是也可以结合浅沟槽隔离，尤其地在用于数字电路的高密度CMOS区域中。采用侧壁隔离体界定的漂移(LDD)区的任何CMOS晶体管可以被改进以便包括掩模界定的漂移区。