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1、10申请公布号CN101940075A43申请公布日20110105CN101940075ACN101940075A21申请号200980104135X22申请日20090306200809681720080403JPH05K3/32200601H01L23/12200601H05K3/2820060171申请人夏普株式会社地址日本大阪府72发明人中滨裕喜74专利代理机构北京市隆安律师事务所11323代理人权鲜枝54发明名称配线基板和使用了该配线基板的半导体装置57摘要一种在搭载IC芯片时电路不会短路的配线基板。该配线基板2包括基板4；配线层58，其在基板4的表面上形成，具有规定的配线图案；连。
2、接端子912，其在配线层58的一部分形成，与集成电路芯片IC芯片3的突块1821进行电连接；安装区域14，其设置在基板4表面，其上安装集成电路芯片3；以及绝缘层13，其在基板4的表面上形成，将安装区域14的周围包围，对配线层58进行保护。并且，绝缘层13的一部分配置在安装区域14的内侧，绝缘层13的厚度大于集成电路芯片3的突块1821的厚度。30优先权数据85PCT申请进入国家阶段日2010080486PCT申请的申请数据PCT/JP2009/0542762009030687PCT申请的公布数据WO2009/122854JA2009100851INTCL19中华人民共和国国家知识产权局12发明。
3、专利申请权利要求书1页说明书6页附图5页CN101940078A1/1页21一种配线基板2，其特征在于具备基板4；配线层58，其形成在上述基板4的表面上，具有规定的配线图案；连接端子912，其形成于上述配线层58的一部分，与集成电路芯片3的突块电极1821进行电连接；安装区域14，其设置在上述基板4表面，被安装有上述集成电路芯片3；以及绝缘层13，其以包围上述安装区域14的周围的方式来保护形成在上述基板4的表面上的上述配线层58，上述绝缘层13的一部分配置在上述安装区域14的内侧，上述绝缘层13的厚度大于上述集成电路芯片3的突块电极1821的厚度。2根据权利要求1所述的配线基板2，其特征在于配。
4、置在上述安装区域14的内侧的上述绝缘层13是与上述连接端子912和上述配线层58分开而形成的。3根据权利要求1或2所述的配线基板2，其特征在于上述安装区域14俯视来看具有大致矩形形状，配置在上述安装区域14的内侧的上述绝缘层13，配置在上述安装区域14的四角中的至少一角。4根据权利要求3所述的配线基板2，其特征在于配置在上述安装区域14的内侧的上述绝缘层13，配置在上述安装区域14的四角。5根据权利要求1或2所述的配线基板2，其特征在于上述配线层58形成在上述基板4的两面。6根据权利要求1或2中的任一项所述的配线基板2，其特征在于上述基板4由聚酰亚胺膜或聚对苯二甲酸乙二醇酯膜构成。7一种半导体。
5、装置1，其特征在于具备权利要求1或2所述的配线基板2。权利要求书CN101940075ACN101940078A1/6页3配线基板和使用了该配线基板的半导体装置技术领域0001本发明涉及配线基板和使用了该配线基板的半导体装置。背景技术0002近年来，随着电子设备的小型化和薄型化，也要求电子设备上搭载的配线基板薄型化。作为这种配线基板的一例，可列举柔性印刷配线基板。柔性印刷配线基板具有柔软性，因此可以大幅变形，即使是在随着电子设备的小型化、薄型化而电子设备内部的空间减小时，也能够在该小的空间内搭载部件。0003图7表示上述以往一例的具有配线基板的半导体装置。图7是表示以往一例的半导体装置的俯视图。
6、。参照图7，以往一例的半导体装置100，在配线基板101上搭载着集成电路芯片102下面表述为IC芯片、电容器、晶体管、二极管等分立部件103A103I。这种配线基板101公开在例如专利文献1中。0004在此，图8表示将以往一例的半导体装置中放置IC芯片的部分进行放大的俯视图。另外，图9表示沿着图8的GH线的截面。如图8所示，配线基板101具有基板111。在基板111上，形成具有规定配线图案的配线层105108。配线层105108延伸到安装IC芯片102的安装区域的内侧，在安装区域的周围，形成保护配线层105108的阻焊膜109。因此，配线层105108的一部分成为在安装IC芯片102的安装区域。
7、露出的状态。另外，在基板111上，放置着IC芯片102，使之将配线层105108的露出部分覆盖。然后，设置在IC芯片102下面上的突块电极110参照图9与配线层105108接合，从而配线基板101与IC芯片102互相进行电连接。具体地讲，如图9所示，例如，配线层105A和107A分别与突块电极110A和110B抵接，从而配线基板101和IC芯片102进行电连接。0005专利文献1特开2004193277号公报发明内容0006发明要解决的问题0007在这种半导体装置中，在使IC芯片102上设置的突块电极110和配线基板101的配线层105108接合时，IC芯片102和配线基板101受到加压。因此。
8、，由于施加在配线基板101上的压力，基板111挠曲，基板111上设置的配线层105108下沉。另外，在许多接合工艺中，在加压的同时还加热，因此，基板111挠曲更加严重，配线层105108下沉更厉害。0008图10是表示以往一例的配线基板中基板挠曲了的状态的截面图。如图10所示，当为了使突块110A和110B与配线层105A和107A分别接合，对IC芯片102和配线基板101加压时，配线基板101中受到加压的区域向下方沉陷，同时其周边的区域向上方鼓起。因此，配线基板101的一部分与IC芯片102靠近，在IC芯片102的侧边部图10的圆R内的部分，出现IC芯片102与配线层105108接触的问题。。
9、从而，IC芯片102和配线层105A、107A出现电短路，而使得电路短路。其结果，存在配线基板101不能正常工作，产说明书CN101940075ACN101940078A2/6页4生半导体装置产品不良的问题。0009本发明是为了解决上述问题而做出的，其目的在于提供一种在搭载IC芯片时电路不会短路的配线基板和使用了该配线基板的半导体装置。0010用于解决问题的方案0011为了实现上述目的，本发明的配线基板包括基板；配线层，其在基板的表面上形成，具有规定的配线图案；连接端子，其形成于配线层的一部分，与集成电路芯片的突块电极电连接；安装区域，其设置在基板表面，被安装有集成电路芯片；以及绝缘层，其以保。
10、卫安装区域的周围的方式来保护形成在基板的表面上的配线层。并且，其特征在于，绝缘层的一部分配置在安装区域的内侧，绝缘层的厚度大于集成电路芯片的突块电极的厚度。另外，在本发明中，配线基板上安装的集成电路芯片，是还包括WLCSPWAFERLEVELCHIPSIZEPACKAGE；晶片级芯片尺寸封装片等接近芯片状态的封装片的概念。0012根据上述结构，在本发明的配线基板中，绝缘层的一部分配置在安装集成电路芯片的安装区域的内侧。因此，在用于使配线基板和集成电路芯片电连接的加压工序使得基板下沉时，绝缘层和集成电路芯片抵接，借助与集成电路芯片抵接的绝缘层，可确保集成电路芯片和基板之间的缝隙。另外，因绝缘层和。
11、集成电路芯片抵接，可抑制基板的挠曲。从而，在搭载集成电路芯片时，可抑制基板的一部分靠近集成电路芯片，因此可避免集成电路芯片和配线层的接触。因而，在搭载集成电路芯片时，可抑制起因于集成电路芯片和配线层接触的电路短路。其结果，可防止半导体装置的产品不良。另外，根据上述结构，仅仅改变绝缘层的形成图案就能够抑制电路的短路，因此，可抑制造工序变得繁杂。0013在上述结构的配线基板中，优选配置在安装区域内侧的绝缘层与连接端子和配线层分开形成。这样构成，即使具备在安装区域配置绝缘层的结构，也能够不受该绝缘层阻碍地使集成电路芯片的突块电极和配线层进行电连接。0014在上述结构的配线基板中，优选安装区域俯视来看。
12、具有大致矩形形状，配置在安装区域内侧的绝缘层至少配置在安装区域四角中的一角。这样构成，在加压工序中集成电路芯片的4个侧边的一部分和配线层容易抵接，因此，通过至少在安装区域四角中的一角配置绝缘层，可容易地避免集成电路芯片的各侧边和配线层接触。从而，能够可靠地抑制电路电短路，因此，能够可靠地防止半导体装置的产品不良。0015这种情况下，优选配置在安装区域内侧的绝缘层配置在安装区域的四角。这样构成，能够更可靠地抑制电路电短路，因此，能够更可靠地防止半导体装置的产品不良。0016在上述结构的配线基板中，在基板的两面形成配线层。这样构成，安装区域增加，可实现与小型化对应的配线基板。并且，在基板的两面构成。
13、配线层时，层叠用于对配置在基板的下面的配线层进行保护的覆盖膜。覆盖膜由用于和配线层接合的粘接层、由聚酰亚胺膜等构成的保护层构成，保护层虽然挠性优异，但是弹性率低。因此，覆盖膜的厚度有多厚，基板上设置的配线层的下沉距离就增加多少。从而，配线基板和集成电路芯片的距离变得更近，集成电路芯片和配线层更容易接触。但是，如本发明所示，通过将绝缘层的一部分配置在安装区域的内侧，即使配线层的下沉距离增加，也能够避免集成电路芯片和配线层接触。因此，即使是在两面有配线层的配线基板中，也能够抑制在搭载集成电路芯片时电路产生短路，可防止半导体装置的产品不良。0017在上述结构的配线基板中，优选基板由聚酰亚胺膜或聚对苯。
14、二甲酸乙二醇酯膜构说明书CN101940075ACN101940078A3/6页5成。这样构成，可得到具有柔软性、可弯曲的柔性印刷基板。并且，柔软性优异的材料大多弹性率也低，具有加压后基板容易下沉的特性。但是，通过使用本发明的配线基板，可对应半导体装置的小型化、薄型化，实现可防止电路短路的配线基板。0018为了实现上述目的，本发明的半导体装置具备上述的配线基板。这样构成，能够容易地得到抑制了电路短路的半导体装置。0019发明效果0020如上所述，根据本发明，可容易地得到在搭载集成电路芯片时电路不会短路的配线基板和使用了该配线基板的半导体装置。附图说明0021图1是将本发明一种实施方式的半导体装。
15、置的一部分放大表示的俯视图。0022图2是沿着图1的AB线的截面图。0023图3是将本发明一种实施方式的配线基板的一部分放大表示的俯视图。0024图4是安装在本发明一种实施方式的配线基板上的IC芯片的仰视图。0025图5是沿着图3的CD线的截面图。0026图6是沿着图3的EF线的截面图。0027图7是表示以往一例的半导体装置的俯视图。0028图8是将以往一例的半导体装置中放置IC芯片的部分放大表示的俯视图。0029图9是沿着图8的GH线的截面图。0030图10是表示以往一例的配线基板中基板挠曲了的状态的截面图。0031附图标记说明00322配线基板；3集成电路芯片IC芯片；4基板；55A5G、。
16、66A6G、77A7G、88A8G、22配线层；99A9G、1010A10G、1111A11G、1212A12G连接端子；13绝缘层；14安装区域；1818A18G、1919A19G、2020A20G、2121A21G突块突块电极具体实施方式0033下面，根据附图，详细说明将本发明具体化的实施方式。0034图1是将本发明一种实施方式的半导体装置的一部分放大表示的俯视图。图2是沿着图1的AB线的截面图。图3是将本发明一种实施方式的配线基板的一部分放大表示的俯视图。图4是在本发明一种实施方式的配线基板上安装的IC芯片的仰视图。其中，图1将在配线基板的上面搭载IC芯片的位置放大表示，图3将搭载IC芯。
17、片的区域放大表示。0035如图1所示，本发明一种实施方式的半导体装置1，具有配线基板2和在配线基板2上安装的集成电路芯片3下面表述为IC芯片3。该IC芯片集成电路芯片3由例如裸芯片构成。另外，配线基板2具有多个配线层55A5G、66A6G、77A7G、88A8G，配线层58的一部分被绝缘层13覆盖。0036另外，在上述半导体装置1上搭载的部件中，提到了IC芯片3，但是，在半导体装置1上，除了IC芯片3以外，也可以搭载多个电容器、晶体管包括MOSFET、二极管等分立部件，半导体装置1上搭载的部件可根据半导体装置1的目的适宜地改变。说明书CN101940075ACN101940078A4/6页60。
18、037本发明一种实施方式的配线基板2，如图2所示，在由聚酰亚胺膜或聚对苯二甲酸乙二醇酯PET构成的具有挠性的基板4的两面，形成配线层。具体地讲，在基板4的上面上，利用光刻技术等形成具有规定配线图案的配线层58参照图1。另外，在基板4的下面上，形成配线层22。该配线层22被用于保护配线层22的覆盖膜17覆盖。该覆盖膜17由粘接层15和由聚酰亚胺膜等构成的保护层16构成。并且，在基板4的上面上，形成绝缘层13，将放置IC芯片3等的区域包围。另外，在从放置IC芯片3的区域到设置绝缘层13的区域之间，配线层58的一部分露出。0038本发明一种实施方式的配线基板2，由具有柔软性、可大幅变形的柔性印刷配线。
19、板构成。因此，可进行立体配线等，可对应搭载半导体装置1的电子设备的小型化、薄型化，在小的空间内也能够进行配线。0039另外，在本实施方式中，记述了具有挠性的基板4，但是，本发明不限于上述基板4，只要是借助在配线基板2上设置IC芯片3时的压力、热而产生挠曲的基板，就适于实施。因此，例如，作为基板，也可以使用弹性率低的热固化性基板、使用了液晶聚合物等热塑性树脂的基板等。0040在此，如下详细说明放置IC芯片3的区域中的配线层58的结构。0041在配线基板2的上面上，如图1和图3所示，设有放置安装IC芯片3的安装区域14参照图3。该安装区域14与IC芯片3参照图1相对应，俯视来看具有大致矩形形状。在。
20、基板4的上面上形成的配线层58参照图1，构成为与安装区域14的4个侧端部对应，各配线层58延伸到安装区域14的内侧，和各侧端部形成直角。另外，各配线层58分别由多个配线层构成。具体地讲，配线层5包括配线层5A5G，配线层6包括配线层6A6G。另外，配线层7包括配线层7A7G，配线层8包括配线层8A8G。这些配线层55A5G、66A6G、77A7G、88A8G分别隔着规定的间隔配设。0042另外，在配线层55A5G、66A6G、77A7G、88A8G中配置在安装区域14内侧的部分的端部，分别形成连接端子99A9G、1010A10G、1111A11G、1212A12G。具体地讲，在配线层5A5G中。
21、配置在安装区域14内侧的部分的端部，分别形成连接端子9A9G。在配线层6A6G中配置在安装区域14内侧的部分的端部，分别形成连接端子10A10G。在配线层7A7G中配置在安装区域14内侧的部分的端部，分别形成连接端子11A11G。在配线层8A8G中配置在安装区域14内侧的部分的端部，分别形成连接端子12A12G。其中，连接端子912的位置不限于配线层58的端部，只要形成在配置于安装区域14内侧的配线层58即可。0043在放置安装在安装区域14的IC芯片3的与配线基板2相对的面上，如图4所示，设有突块1818A18G、1919A19G、2020A20G、2121A21G，使之分别与配线基板2的连。
22、接端子99A9G、1010A10G、1111A11G、1212A12G参照图3抵接。从而，例如，如图2所示，在进行基于ACFANISOTROPICCONDUCTIVEFILM；各向异性导电膜工艺或NCPNONCONDUCTIVEPASTE；非导电糊工艺等的加压工序时，设置在IC芯片3侧的突块2121A21G和设置在配线基板2的配线层88A8G端部的连接端子1212A12G分别接合，从而IC芯片3和配线基板2互相进行电连接。其中，突块是指由几十M左右的金属构成的突起状电极，具体地讲，可列举例如AU突块、CU突块等。另外，突块2121A21G是本发明的“突块电极”的一例。说明书CN10194007。
23、5ACN101940078A5/6页70044绝缘层13将安装区域14的周围包围，并且其一部分配置在安装区域14的内侧。具体地讲，如图3所示，绝缘层13的一部分在安装区域14的四角的区域形成。该区域是没有形成配线层58的区域，在安装区域14的四角形成绝缘层13的一部分，从而，配置在安装区域14内侧的绝缘层13成为与配线层58和连接端子912分开的状态。另外，绝缘层13由例如阻焊膜等构成。0045在此，连接端子912配线层58的厚度分别为约15M约20M，在IC芯片3上形成的突块1821的厚度为约12M约17M。另一方面，绝缘层13的厚度为25M左右。因此，绝缘层13的厚度小于连接端子配线层的厚。
24、度和突块的厚度的合计厚度S参照图2。从而，在配线基板2的上面上放置安装了IC芯片3时，绝缘层13的配置在安装区域14内侧的部分，可配置在IC芯片3的下面侧。0046另外，如上所述，在安装区域14的内侧，形成连接端子912和配线层58的位置与配置绝缘层13的位置分开。因此，在连接端子912和配线层58的上方没有层叠绝缘层13。从而，即使在安装区域14的内侧配置绝缘层13的一部分，也能够不受绝缘层13的厚度阻碍地通过加压工序使突块1821和连接端子912简单地接合。从而，能够简便地实现防止了电路短路的配线基板2。0047另外，在本实施方式中，在安装区域14的四角都配置了绝缘层13，但是，也可以构成。
25、为至少在安装区域14的四角中的至少一角配置绝缘层13。另外，除了上述的结构以外，也可以形成为下述的结构在安装区域14的内侧，在相邻的配线层58之间或相邻的连接端子912之间配置绝缘层13。这种情况下，除了安装区域14的角部以外，在安装区域的各侧边也配置绝缘层13，因此，能够更可靠地使绝缘层13和IC芯片3抵接。从而，能够防止配线基板2和IC芯片3的电路短路。此时，优选配线层58相互之间的间距间隔或连接端子912之间的间距间隔长得足够形成绝缘层13。0048下面讲述具备上述构成的配线基板2和IC芯片3的接合。图5是沿着图3的CD线的截面图，图6是沿着图3的EF线的截面图。0049如上所述，IC芯。
26、片3通过使设置在IC芯片3上的突块1821和在配线基板2上形成的连接端子912参照图3抵接，而和配线基板2配线层58参照图1进行电连接。因而，例如，如图5或图6所示，将IC芯片3上设置的突块2121A21G按压于配线基板2上设置的连接端子1212A12G，从而，当进行用于在配线基板2上搭载IC芯片3的加压工序时，基板4中形成连接端子12的区域向下方沉陷。因此，IC芯片3向配线基板2侧移动基板4下沉距离的量。因IC芯片3移动，如图5所示，配置在安装区域14内侧的绝缘层13和IC芯片3的四角抵接。因IC芯片3的四角和绝缘层13抵接，如图6所示，可确保例如设置在基板4上的配线层5A、7A和IC芯片3。
27、之间的缝隙。即，能够保持配线层5A、7A和IC芯片3隔着一定的距离分开的状态。0050另外，即使用具有热塑性的基板构成基板4，基板4也会因在加压工序中一起施加的热而挠曲。因此，具备上述的结构，就能够保持IC芯片3和配线层58分开的状态。0051因而，根据本发明，即使基板4因加压工序而挠曲，通过使IC芯片3和绝缘层13抵接，也能够使配线层58和IC芯片3隔着一定的距離分开。IC芯片3由硅构成，因此，IC芯片3和配线层58抵接时，就会进行电连接，从而产生电路短路。但是，通过具备本发明的结构，可防止配线基板2和IC芯片3的电路短路，从而可防止半导体装置1的产品说明书CN101940075ACN101。
28、940078A6/6页8不良。0052另外，在本发明的一种实施方式的配线基板2中，具备在基板4的两面配置配线层58和22的结构，但是，也可以是在基板4的单面配置它们的结构，可根据所使用的半导体装置1的设计适宜地进行改变。另外，本发明的一种实施方式的配线基板2更适于在基板4的两面形成配线层58和22的配线基板2，就其理由阐述如下。0053配线基板2通过在基板4的两面配置配线层58和22，可节省空间，安装更多的部件，因此，能够更加小型化。在此，如上所述，在基板4的下面所配置的配线层22上，层叠着用于从外部保护配线层22的由粘接层15和保护层16构成的覆盖膜17。保护层16由聚酰亚胺膜构成，因此虽然。
29、挠性优异，但是弹性率低。保护层16和粘接层15均具有约25M的厚度。因此，覆盖膜17就具有大约50M左右的厚度。0054在此，由于上述加压工序，形成连接端子912的区域的基板4向下方沉陷。在基板4的下面所层叠的构成覆盖膜17的保护层16和粘接层15柔软性优异，因此，作为材料的弹性率也低。因此，基板4向下方沉陷的距离增加相当于覆盖膜17的厚度的距离在本实施方式中大约为50M。从而，配线层58和IC芯片3之间的距离变得更近，配线层58和IC芯片3变得更容易抵接。但是，本发明的一种实施方式的配线基板2，通过具备将绝缘层13的一部分配置在IC芯片3的下面的结构，使IC芯片3的四角中的至少一角和绝缘层1。
30、3抵接，从而可防止配线基板2上设置的配线层58和IC芯片3接触。0055另外，在上述实施方式中，在IC芯片3的和配线基板2接合的面上，形成用于对IC芯片3的配线层未图示进行保护的保护膜未图示。但是，在制造IC芯片3时，在从晶片上切割出IC芯片3的划片工序中，有时配置在IC芯片3的外周区域的保护膜会缺失。因此，由于保护膜缺失，IC芯片3的硅会露出，因此，产生了进一步助长配线基板2和IC芯片3的电路短路的问题。0056但是，通过使用本发明的一种实施方式的配线基板2，即使是在保护膜欠缺的IC芯片3中，在安装区域14的四角中的至少一角配置绝缘层13，就能够防止配线基板2和IC芯片3的电接触，能够防止电。
31、路短路。从而，能够实现可更简便地制造半导体装置1的配线基板2。0057另外，本发明不限于上述实施方式，只要是在安装IC芯片的安装区域的内侧配置绝缘层的配线基板，就能够适宜地实施。另外，上述实施方式中的IC芯片是还包括WLCSP等接近芯片状态的封装片的概念，也可以在配线基板上安装WLCSP来替代裸芯片。在此，在WLCSP上形成了在加压工序热压工序中不熔融的突块例如AU突块、CU突块的情况下，在安装WLCSP时，存在WLCSP和配线基板变得容易电接触的问题，但是，使配线基板为上述构成，就能够有效防止上述问题。说明书CN101940075ACN101940078A1/5页9图1图2说明书附图CN101940075ACN101940078A2/5页10图3图4说明书附图CN101940075ACN101940078A3/5页11图5图6图7说明书附图CN101940075ACN101940078A4/5页12图8图9说明书附图CN101940075ACN101940078A5/5页13图10说明书附图CN101940075A。