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1、10申请公布号CN101958708A43申请公布日20110126CN101958708ACN101958708A21申请号200910160705922申请日20090717H03K23/0020060171申请人瑞昱半导体股份有限公司地址中国台湾新竹科学园区72发明人沈明锋74专利代理机构北京市柳沈律师事务所11105代理人史新宏54发明名称具有延迟功能的时钟电路及其相关方法57摘要具有延迟功能的时钟电路包含有一第一时钟树以及一延迟模块。第一时钟树提供一第一时钟信号，其包含一第一时钟根以及多个第一子树。延迟模块耦接于第一时钟根或者多个第一子树中的一特定子树，用来延迟第一时钟信号。延迟模块。
2、包含至少二个延迟区段，每一延迟区段包含有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书4页附图3页CN101958709A1/2页21一种具有延迟功能的时钟电路，包含有一第一时钟树，用来提供一第一时钟信号，该第一时钟树包含有一第一时钟根；及多个第一子树；以及一延迟模块，耦接于该第一时钟根或者该多个第一子树中的一特定子树，用来延迟该第一时钟信号，该延迟模块包含有至少二个延迟区段，每一延迟区段包含有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等。2根据权利要求1所述的时钟电路，其。
3、中该连接线的长度是与该延迟器的驱动能力成正比。3根据权利要求1所述的时钟电路，其中该延迟模块耦接该特定子树，且该特定子树的总延迟时间为该多个第一子树中最短的。4根据权利要求1所述的时钟电路，其还包含一第二时钟树，用来提供一第二时钟信号；其中该延迟模块耦接于该第一时钟根，并用来调整该第一时钟信号以及该第二时钟信号之间的时钟延迟时间。5根据权利要求1所述的时钟电路，其中该连接线的长度为5001200微米。6根据权利要求1所述的时钟电路，其中该至少二个延迟区段排列成一环状。7根据权利要求1所述的时钟电路，其中该至少二个延迟区段排列成一螺旋状。8根据权利要求1所述的时钟电路，其中该至少二个延迟区段是依。
4、据一延迟时间表格所决定出的。9根据权利要求1所述的时钟电路，其中该至少二个延迟区段分别具有一延迟时间，该延迟时间对应于该延迟器的驱动能力与该连接线的长度。10一种用于时钟电路的延迟方法，该延迟方法包含有提供一第一时钟信号；以及利用一延迟模块来延迟该第一时钟信号，其中该延迟模块包含有至少二个延迟区段，且每一延迟区段具有一延迟器以及一连接线；其中每一延迟区段所造成的延迟时间均大致相等。11根据权利要求10所述的方法，其中该连接线的长度是与该延迟器的驱动能力成正比。12根据权利要求10所述的方法，其中该时钟电路包含至少一第一时钟树，该第一时钟树包含一第一时钟根以及多个第一子树，利用该延迟模块来延迟该。
5、第一时钟信号的步骤包含利用该延迟模块来调整该多个子树之间的时钟延迟时间，其中该延迟模块耦接该多个第一子树中的该特定子树，且该特定子树的总延迟时间为该多个第一子树中最短的。13根据权利要求10所述的方法，该方法还包含提供一第二时钟信号；以及利用该延迟模块来延迟该第一时钟信号的步骤包含利用该延迟模块来调整该第一时钟信号以及该第二时钟信号之间的至少其一的时钟权利要求书CN101958708ACN101958709A2/2页3延迟时间，以使得该第一与该第二时钟信号具有特定相位差。14根据权利要求10所述的方法，其中该至少二个延迟区段是依据一延迟时间表格所决定出的。15根据权利要求10所述的方法，其中该。
6、至少二个延迟区段分别具有一延迟时间，该延迟时间对应于该延迟器的驱动能力与该连接线的长度。16根据权利要求10所述的方法，其中，延迟模块的至少二个延迟区段排列成一环状或者一螺旋状。17一种具有延迟功能的时钟电路，包含有一第一时钟树，用来提供一第一时钟信号；以及一延迟模块，耦接于该第一时钟树，用来延迟该第一时钟信号，该延迟模块包含有至少一个延迟区段，分别具有一延迟时间，其中每一延迟区段包含有一延迟器以及一连接线，且该延迟时间对应于该延迟器的驱动能力与该连接线的长度。18根据权利要求17所述的时钟电路，其中该至少二个延迟区段是依据一延迟时间表格所决定出的。19根据权利要求17所述的时钟电路，其中该至。
7、少一个延迟区段包括有一第一延迟区段以及一第二延迟区段。20根据权利要求19所述的时钟电路，其中每一延迟区段所造成的延迟时间均大致相等。21根据权利要求17所述的时钟电路，还包括有一第二时钟树，用来提供一第二时钟信号；其中，利用该延迟模块来调整该第一时钟信号以及该第二时钟信号之间的至少其一的时钟延迟时间，以使得该第一与该第二时钟信号具有一特定相位差。22一种用于一时钟电路的延迟方法，该延迟方法包含有提供一第一时钟信号；以及利用一延迟模块来延迟该第一时钟信号；其中，该延迟模块是利用一延迟时间表格所决定出，其中该延迟模块包含至少一延迟器以及至少一连接线。23根据权利要求22所述的方法，其中该延迟模块。
8、具有一延迟时间，该延迟时间对应于该延迟器的驱动能力与该连接线的长度。24根据权利要求22所述的方法，还包括有提供一第二时钟信号；以及利用该延迟模块来调整该第一时钟信号以及该第二时钟信号之间的至少其一的时钟延迟时间，以使得该第一与该第二时钟信号具有一特定相位差。权利要求书CN101958708ACN101958709A1/4页4具有延迟功能的时钟电路及其相关方法技术领域0001本发明有关一种时钟电路，尤指一种具有延迟功能的时钟电路。背景技术0002时钟平衡CLOCKBALANCING技术又可分成时钟间平衡INTERCLOCKBALANCING以及时钟内部平衡INTRACLOCKBALANCING。
9、。其中时钟间平衡是针对两个不同的时钟树之间，必须维持相同的时钟延迟时间LATENCY以满足设置时间SETUPTIME的要求。而时钟内部平衡则是针对同一个时钟树中不同的子树必须维持相同的总延迟时间来平衡时钟树。0003目前常见的做法是将延迟单元例如是缓冲器一个接着一个ONEBYONE加入延迟时间较短的时钟树或者子树中，来平衡延迟时间较短的时钟树或者子树。但此种做法需要使用到大量的延迟单元缓冲器，对于成本以及布局LAYOUT的考虑皆不甚理想；以及每个延迟单元缓冲器具有一最小延迟时间，而造成其延迟的分辨率不高。发明内容0004本发明的目的之一在于提供一种具有延迟功能的时钟电路及其方法，以解决先前技术。
10、中的问题。0005本发明的目的之一在于提供一种利用连接线所造成的延迟时间的时钟电路及其方法，来节省延迟器的个数及/或增加其延迟分辨率。0006本发明的实施例揭露了一种具有延迟功能的时钟电路，其包含一第一时钟树以及一延迟模块。第一时钟树提供一第一时钟信号。第一时钟树包含有一第一时钟根以及多个第一子树。延迟模块耦接于第一时钟根或者多个第一子树中的一特定子树，用来延迟第一时钟信号。延迟模块包含有至少二个延迟区段，每一延迟区段包含有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等。0007本发明的实施例还揭露了一种用于一时钟电路的延迟方法。延迟方法包含步骤提供一第一时钟信号；以及利用一。
11、延迟模块来延迟该第一时钟信号，其中该延迟模块包含有至少二个延迟区段，且每一延迟区段具有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等。0008本发明的实施例还揭露了一种具有延迟功能的时钟电路，包含有一第一时钟树CLOCKTREE，用来提供一第一时钟信号；以及一延迟模块，耦接于该第一时钟树，用来延迟该第一时钟信号，该延迟模块包含有至少一个延迟区段，分别具有一延迟时间，其中每一延迟区段包含有一延迟器以及一连接线，且该延迟时间对应于该延迟器的驱动能力与该连接线的长度。0009本发明的实施例还揭露了一种用于一时钟电路的延迟方法，该延迟方法包含有提供一第一时钟信号；以及利用一延迟模块来。
12、延迟该第一时钟信号；其中，该延迟模块是利用一延迟时间表格所决定出，其中该延迟模块包含至少一延迟器以及至少一连接线。说明书CN101958708ACN101958709A2/4页5附图说明0010图1为本发明具有延迟功能的时钟电路的第一实施例的示意图。0011图2为本发明具有延迟功能的时钟电路的第二实施例的示意图。0012图3为本发明具有延迟功能的时钟电路的第三实施例的示意图。0013图4为说明不同延迟器搭配上不同长度的连接线所造成的延迟时间的表格。0014图5为本发明用于一时钟电路的延迟方法的一操作范例的流程图。0015主要元件标号说明0016100、200、300时钟电路0017110第一时。
13、钟树0018120第一时钟根0019ST11ST1M第一子树0020150、250延迟模块0021DS1DSK、DS1DSK延迟区段0022DL延迟器0023N连接线0024CLK1第一时钟信号0025310第二时钟树0026320第二时钟根0027ST21ST2M第二子树0028CLK2第二时钟信号0029INVCKQHD、INVCKNHD、INVCKMHD延迟器种类0030502512步骤具体实施方式0031图1为本发明具有延迟功能的时钟电路100的第一实施例的示意图。时钟电路100包含用以提供一第一时钟信号CLK1的一第一时钟树CLOCKTREE110以及一延迟模块150。第一时钟树11。
14、0包含一第一时钟根120以及至少二个第一子树如多个第一子树ST11ST1M。于本实施例中，延迟模块150耦接于第一时钟根120，用来延迟第一时钟信号CLK1，然而此并非本发明的限制条件。于其它的实施例中，延迟模块150亦可耦接于多个第一子树ST11ST1M中的一特定子树，其中该特定子树的总延迟时间为该多个第一子树ST11ST1M中最短的。如图1所示，延迟模块150包含多个延迟区段DS1DSK，每一延迟区段DS1DSK包含有一延迟器DL以及一连接线N，其中每一延迟区段DS1DSK所造成的延迟时间均大致相等，且连接线N的长度是与延迟器DL的驱动能力成正比。关于连接线N的长度与延迟器DL的驱动能力之。
15、间的关系将于以下实施例中详加说明。0032请注意，于上述实施例中，延迟模块150的多个延迟区段DS1DSK是排列成一螺旋状SPIRALTYPE，但此并非本发明的限制条件。请参考图2，图2为本发明具有延迟功能的时钟电路200的第二实施例的示意图。图2的时钟电路200的架构与图1的时钟电路100类似，两者不同之处在于在图2中，延迟模块250的多个延迟区段DS1DSK是排列说明书CN101958708ACN101958709A3/4页6成一环状RINGTYPE。由此可知，延迟模块的多个延迟区段的个数及其所排列的形状并不局限。0033请参考图3，图3为本发明具有延迟功能的时钟电路300的第三实施例的示。
16、意图。图3的时钟电路300的架构与图1的时钟电路100类似，两者不同之处在于在图3中，时钟电路300还包含一第二时钟树310，用来提供第二时钟信号CLK2，第二时钟树310包含一第二时钟根320以及多个第二子树ST21ST2M，其中延迟模块150耦接于第一时钟根120，并用来调整第一时钟信号CLK1以及第二时钟信号CLK2之间的时钟延迟时间LATENCY，以使得该第一时钟信号CLK1以及第二时钟信号CLK2达到一特定相位差例如同步、差90度、或反相。毫无疑问地，本领域技术人员应可了解，在不违背本发明的精神下，图1至图3所提到的时钟电路的各种各样的变化皆是可行的。举例而言，可将图1至图3所提到的。
17、时钟电路任意排列组合成一个新的变化实施例，此亦隶属本发明所涵盖的范畴。0034请再注意，上述的第一实施例以及第二实施例适用于时钟内部平衡INTRACLOCKBALANCING技术中，可针对同一个时钟树中不同的子树必须维持相同的总延迟时间来平衡时钟树。而第三实施例则适用于时钟间平衡INTERCLOCKBALANCING技术中，可针对两个不同的时钟树之间，必须维持相同的时钟延迟时间来满足设置时间的要求。0035请参考图4，图4为说明不同延迟器搭配上不同长度的连接线所造成的延迟时间的表格。于本实施例中，是以延迟器INVCKQHD、INVCKNHD以及INVCKMHD为例，三者皆为一反相器，且采用01。
18、1微米制程，其中最适合的延迟器种类是INVCKNHD以及INVCKMHD，因为它们的尺寸不会太大，约为INVCKQHD的一半。就INVCKNHD以及INVCKMHD而言，最适合的连接线的长度为500800微米M，由于转换时间低于03奈秒NS，因此每一延迟区段包含有一延迟器以及一连接线所造成的延迟时间不会受到信号完整性SIGNALINTEGRITY，SI的影响。此外，连接线长度为500800微米的延迟时间约略为连接线长度为0微米的延迟时间的3562倍，因此，每一延迟区段包含有一延迟器以及长度为500800微米的一连接线约可以比单独使用一延迟器节省2552颗的延迟器。对于集成电路INTEGRATE。
19、DCIRCUIT，IC布局而言，布局工程师无须依据事先建好的表格例如是图4便可轻易布局出所需的延迟时间。例如，欲延迟024奈秒，则可使用二个单位的INVCKQHD延迟器连接线长1200M、或是一个单位的INVCKNHD延迟器连接线长1200M。当然愈多不同的延迟时间单位，愈容易设计出所需的延迟时间。换言之，其分辨率将不会受限于延迟器的延迟时间一般约为003奈秒。例如INVCKQHD延迟器连接线长0M的延迟时间为0029奈秒，而INVCKQHD延迟器连接线长100M的延迟时间约为0039奈秒时，则其分辨率可为001奈秒即00390029。0036请注意，上述的延迟器可由一反相器或者一缓冲器来实践。
20、之，但本发明并不局限于此，亦可采用其它元件来实践之。此外，011微米制程仅为用来说明本发明的例子，而非本发明的限制条件。0037由上述内容可理解，延迟模块的每一延迟区段皆包含有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等，且连接线的长度是与延迟器的驱动能力成正比。如此一来，通过采用大致等长的连接线来取代延迟器所造成的延迟时间，可以节省延迟器的个数。此外，将延迟模块的多个延迟区段排列成一环状或者一螺旋状，有助于布局说明书CN101958708ACN101958709A4/4页7的配置，以达到节省成本以及节省面积的目的。0038请参考图5，图5为本发明用于一时钟电路的延迟方法的。
21、一操作范例的流程图。本领域技术人员可由本说明书的图1、2、3的实施例的描述中找到相对应的步骤，故省略其详细说明。上述流程的步骤仅为本发明所举可行的实施例，并非限制本发明的限制条件，且在不违背本发明的精神的情况下，此方法可还包含其它的中间步骤或者可将几个步骤合并成单一步骤，以做适当的变化。0039以上所述的实施例仅用来说明本发明的技术特征，并非用来局限本发明的范畴。本发明所揭露的具有延迟功能的时钟电路，不仅可适用于时钟间平衡技术亦可适用于时钟内部平衡技术。由于延迟模块的每一延迟区段所造成的延迟时间均大致相等，则可利用大致等长的连接线来取代延迟器所造成的延迟时间，来节省延迟器的个数。再者，连接线的长度则可视延迟器的种类、驱动能力以及制程的不同来适当地调整之。另外，通过将延迟模块的多个延迟区段排列成一环状或者一螺旋状，更可以达到节省成本与节省面积的目的。0040以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。说明书CN101958708ACN101958709A1/3页8图1图2说明书附图CN101958708ACN101958709A2/3页9图3图4说明书附图CN101958708ACN101958709A3/3页10图5说明书附图CN101958708A。