半导体装置及其制造方法 【技术领域】
本发明涉及半导体装置及其制造方法，特别是，涉及具有以埋入沟槽的方式形 成的栅极电极的半导体装置及其制造方法。背景技术
在半导体装置之中，有包括用于将成为切换的对象的电流即主电流供给半导体 层的主电极和用于对半导体层施加电场的栅极电极，通过由该栅极电极产生的电场控制 半导体层的沟道，来进行切换的半导体装置。 MOS(Metal Oxide Semiconductor) 晶体管或 者绝缘栅双极型晶体管 (IGBT ：Insulated Gate Bipolar Transistor) 为其代表例。 特别是在 电力控制用途中，一般为各个能够进行切换动作的单元 (cell) 多数并联连接的构造。
在这样的具有多数单元的半导体装置之中，有具有监视主电流是否过大的功能 的半导体装置。 依据例如日本特许第 3361874 号公报，半导体装置除了具有用于切换主 电流的多数主 IGBT 单元以外，还具有用于切换与主电流对应的更小的读出电流的读出 IGBT 单元，通过检测该读出电流，监视主电流是否过大。
已知该读出电流会在导通时发生浪涌。 该浪涌的原因认为是由于主 IGBT 单 元及读出 IGBT 单元之间的构造上的些许差异或制造偏差，而使得读出 IGBT 单元比主 IGBT 单元更早地导通，其结果，导致所流过的电流由其数目明显少于主 IGBT 单元的读 出 IGBT 单元来承担。 因此当发生该读出电流的浪涌时，会被误认为是主电流过大，其 结果，无谓地进行保护半导体装置免受过电流的动作。
因而为了延迟读出 IGBT 单元的导通，依据上述日本特许第 3361874 号公报的技 术，使读出 IGBT 单元的电压阈值高于主 IGBT 单元的电压阈值。
但是依据上述公报的技术，为了得到读出 IGBT 单元的电压阈值高于主 IGBT 单 元的电压阈值这样的构造，存在例如光刻工序的次数增大等，会使半导体装置的制造工 序复杂化的问题。 发明内容 本发明鉴于上述的课题构思而成，其目的在于提供能够抑制读出电流的浪涌并 能抑制制造工序的复杂化的半导体装置及其制造方法。
本发明的半导体装置是包含具有单晶结构的半导体层的半导体装置，具有第一 半导体元件部及第二半导体元件部。 第一半导体元件部设有具有第一面方位的第一沟道 面，该第一半导体元件部用于切换第一电流。 第一半导体元件部具有半导体层的第一区 域、第一栅极绝缘膜、和第一栅极电极。 半导体层的第一区域设有具有第一沟道面的第 一沟槽。 第一栅极绝缘膜以第一厚度覆盖第一沟道面。 第一栅极电极以埋入第一沟槽的 方式设于第一栅极绝缘膜上，用于对第一沟道面施加电场。 第二半导体元件部设有具有 与第一面方位不同的第二面方位的第二沟道面，该第二半导体元件部用于切换比第一电 流小的第二电流。 第二半导体元件部具有半导体层的第二区域、第二栅极绝缘膜、和第
二栅极电极。 半导体层的第二区域设有具有第二沟道面的第二沟槽。 第二栅极绝缘膜以 大于第一厚度的第二厚度覆盖第二沟道面。 第二栅极电极以埋入第二沟槽的方式设于第 二栅极绝缘膜上，用于对第二沟道面施加电场。
本发明的半导体装置的制造方法是包含设有第一沟道面的用于切换第一电流的 第一半导体元件部和设有第二沟道面的用于切换比第一电流小的第二电流的第二半导体 元件部的半导体装置的制造方法，包括以下工序。
首先准备具有单晶结构的半导体层。 形成贯通半导体层的第一及第二沟槽，以 分别形成第一及第二沟道面。 第一沟道面具有第一面方位，且第二沟道面具有不同于第 一面方位的第二面方位。 通过第一及第二沟道面上的化合反应，形成分别覆盖第一及第 二沟道面的第一及第二栅极绝缘膜。 以埋入第一沟槽的方式在第一栅极绝缘膜上形成第 一栅极电极，且以埋入第二沟槽的方式在第二栅极绝缘膜上形成第二栅极电极。 在形成 第一及第二沟槽的工序中，第一及第二面方位被选择为对于半导体层的第二面方位的化 合反应的进行速度大于对于第一面方位的化合反应的进行速度。
依据本发明，通过使第二栅极绝缘膜的厚度大于第一栅极绝缘膜的厚度，第二 半导体元件部的电压阈值大于第一半导体元件部的电压阈值。 由此能够使第二半导体元 件部的导通迟于第一半导体元件部的导通，所以能够防止构成为用于切换用作读出电流 的较小电流的对第二半导体元件部的电流集中。 因而能够抑制因该电流集中而产生的读 出电流的浪涌。 此外如上所述通过利用化合反应的进行速度在面方位的差异，能够同时形成厚 度互相不同的第一及第二栅极绝缘膜。 因而与个别地形成第一及第二栅极绝缘膜的情况 相比，能够抑制半导体装置的制造工序的复杂化。
如以上所述，依据本发明，能够抑制读出电流的浪涌，并能抑制制造工序的复 杂化。
本发明的上述以及其它目的、特征、布局及优点，通过参照附图理解的关于本 发明的以下的详细说明，当会更加清晰。
附图说明
图 1 是概略地表示本发明的实施方式 1 的半导体装置的结构的电路图。
图 2 是概略地表示本发明的实施方式 1 的半导体装置的结构的平面图。
图 3 是概略地表示图 2 的半导体装置的作为第一半导体元件部的主电流控制部的 结构的局部剖面斜视图。
图 4 是概略地表示图 2 的半导体装置的作为第二半导体元件部的读出电流控制部 的结构的局部剖面斜视图。
图 5 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的一个工序的平 面图。
图 6 是表示一例栅极氧化膜和电压阈值的关系的曲线图。
图 7 是概略地表示本发明的实施方式 2 的半导体装置的作为第二半导体元件部的 读出电流控制部的结构的局部剖面斜视图。
图 8 是对于成为作为第一半导体元件部的主电流控制部的部分，概略地表示本发明的实施方式 2 的半导体装置的制造方法的一个工序的局部剖视图。
图 9 是对于成为作为第二半导体元件部的读出电流控制部的部分，概略地表示 本发明的实施方式 2 的半导体装置的制造方法的一个工序的局部剖视图。
图 10 是概略地说明图 8 及图 9 的杂质浓度剖面 (profile) 的图。
图 11 是概略地表示本发明的实施方式 3 的半导体装置的作为第一半导体元件部 的主电流控制部的结构的局部剖面斜视图。
图 12 是概略地表示本发明的实施方式 3 的半导体装置的作为第二半导体元件部 的读出电流控制部的结构的局部剖面斜视图。
图 13 是表示一例图 11 及图 12 的半导体元件部的，电压阈值与集电极电流的关 系相关于源极宽度的尺寸而发生变化的样子的曲线图。
图 14 是概略地表示本发明的实施方式 4 的半导体装置的作为第一半导体元件部 的主电流控制部的结构的局部剖面斜视图。
图 15 是概略地表示本发明的实施方式 4 的半导体装置的作为第二半导体元件部 的读出电流控制部的结构的局部剖面斜视图。
图 16 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第一工序的 局部剖视图。 图 17A 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第二工序的 局部剖视图，是表示成为第一半导体元件部的区域的图。
图 17B 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第二工序的 局部剖视图，是表示成为第二半导体元件部的区域的图。
图 18A 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第三工序的 局部剖视图，是表示成为第一半导体元件部的区域的图。
图 18B 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第三工序的 局部剖视图，是表示成为第二半导体元件部的区域的图。
图 19A 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第四工序的 局部剖视图，是表示成为第一半导体元件部的区域的图。
图 19B 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第四工序的 局部剖视图，是表示成为第二半导体元件部的区域的图。
图 20A 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第五工序的 局部剖视图，是表示成为第一半导体元件部的区域的图。
图 20B 是概略地表示本发明的实施方式 1 的半导体装置的制造方法的第五工序的 局部剖视图，是表示成为第二半导体元件部的区域的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。
( 实施方式 1)
参照图 1，本实施方式的半导体装置 100 是功率用半导体装置，具有主部 SX( 第 一半导体元件部 )、读出部 SY( 第二半导体元件部 )、和栅极焊盘 GP。 主部 SX 及读出 部 SY 分别是对应于栅极焊盘 GP 的电压而切换主电流 IX( 第一电流 ) 及读出电流 IY( 第二电流 ) 的 IGBT 部。 读出电流 IY 的绝对值小于主电流 IX 的绝对值，例如为 1/1000 左 右，且读出电流 IY 的波形大致与主电流 IX 的波形对应。 因此读出电流 IY 能够用作监视 主电流 IX 的值是否过大的电流。
主部 SX 具有用作其栅极电极的主栅极电极 26X、用作其发射极电极的主发射极 电极 31X、和集电极电极 21。 读出部 SY 具有用作其栅极电极的读出栅极电极 26Y、用作 其发射极电极的读出发射极电极 31Y、和集电极电极 21。 集电极电极 21 被主部 SX 及读 出部 SY 所共有。 此外主栅极电极 26X 及读出栅极电极 26Y 均与栅极焊盘 GP 电连接。
接着对半导体装置 100 的结构进行详细说明。
主要参照图 2，半导体装置 100 如上所述具有主部 SX 及读出部 SY，这些是通过 对单一的单晶硅晶圆 WF( 单晶衬底 ：图 5) 进行利用半导体制造技术的加工来形成。 更 具体地说，对单晶硅晶圆 WF 的多个芯片区域 HR( 图 5) 的各个区域进行加工，并且在完 成晶圆级 (wafer level) 的加工的时刻经切割各芯片区域 HR 而切断，从而得到半导体装置 100。
主部 SX 具有多个主单元 CX，此外读出部 SY 具有多个读出单元 CY。 主单元 CX 及读出单元 CY 各自为 IGBT 元件，即具有用作为切换元件的功能的单元结构。 再者 多个主单元 CX 在主部 SX 内排列，此外多个读出单元 CY 在读出部 SY 内排列。 为了使 读出电流 IY( 图 1) 小于主电流 IX，读出单元 CY 的设置数量少于主单元 CX 的设置数量， 例如主单元 CX 的数量的 1/1000 左右。 在平面上看，主单元 CX 及读出单元 CY 的各自沿主方向 DX( 第一方向 ) 及读出 方向 DY( 第二方向 ) 延伸。 主方向 DX 及读出方向 DY 朝着彼此不同的方向，在本实施 方式中，晶体学上而言，主方向 DX 为面方位 (001) 的法线方向，读出方向 DY 为面方位 (011) 的法线方向。
此外详细内容在后面描述，但读出单元 CY 的栅极绝缘膜的厚度大于主单元 CX 的栅极绝缘膜的厚度，由此读出单元 CY 的电压阈值大于主单元 CX 的电压阈值。
此外半导体装置 100 还具有边缘端接 (edge termination) 部 ET。 边缘端接部 ET 在平面上看设于半导体装置 100 的外周部，具有保持耐压的功能。 例如在边缘端接部 ET 设有保护环结构。
参照图 3 及图 4，半导体装置 100 具有以跨过主部 SX 及读出部 SY 这两者的方 式依次层叠集电极电极 21、p 集电极层 22、n 缓冲层 23、n- 漂移 (drift) 层 24、及 p 基极 层 25( 半导体层 ) 的层叠膜。 在本实施方式中，p 集电极层 22 及 p 基极层 25 各自为 p 型 层，n 缓冲层 23 及 n- 漂移层 24 为 n 型层。 此外 p 基极层 25 具有单晶结构，具体而言由 单晶硅构成。 作为具有该单晶结构的 p 基极层 25，能够使用由上述的单晶硅晶圆 WF 形 成的层或者通过对该单晶硅晶圆 WF 上的外延生长形成的层。
此外，下面将 n- 漂移层 24 及 p 基极层 25 中被包含于主部 SX 的部分标记为主 n- 漂移层 24X 及主 p 基极层 25X( 第一区域 )，此外将被包含于读出部 SY 的部分标记为 读出 n- 漂移层 24Y 及读出 p 基极层 25Y( 第二区域 )。
参照图 3，主部 SX 如上所述，具有集电极电极 21、 p 集电极层 22、 n 缓冲层 23、主 n 漂移层 24X、及主 p 基极层 25X，此外该主单元 CX 的每一个，具有主栅极绝缘 膜 27X( 第一栅极绝缘膜 )、主栅极电极 26X、主 n+ 源极部 29X( 第一源极部 )、和主 p+
接触部 30X。
在平面上看主 n+ 源极部 29X 以占据梯子形的形状的方式以第一深度 EP 形成在主 p 基极层 25X 上。 以占据该梯子形的形状的内部的方式，主 p+ 接触部 30X 形成在主 p 基 极层 25X 上。
此外在具有主 n- 漂移层 24X 及主 p 基极层 25X 的层叠膜中，形成有主沟槽 TX， 该主沟槽 TX 与主 n+ 源极部 29X 接触，且贯穿主 p 基极层 25X，并且达到主 n- 漂移层 24X。 在平面上看，主沟槽 TX 具有沟槽宽度 WT，且沿主方向 DX 延伸。
主栅极绝缘膜 27X 形成为以第一厚度 KX 覆盖主沟槽 TX 的内表面。 主栅极绝 缘膜 27X 由 p 基极层 25 的材料即通过对硅的氧化反应而获得的材料构成。 也就是说，主 栅极绝缘膜 27X 由氧化硅构成。 例如，主栅极绝缘膜 27X 为厚度 100nm 的硅氧化膜。
主栅极电极 26X 以埋入主沟槽 TX 的方式设置在主栅极绝缘膜 27X 上。 因而主 栅极电极 26X 也与主沟槽 TX 同样地，在平面看沿主方向 DX 延伸。
通过上述的构成，主沟槽 TX 在贯穿主 p 基极层 25X 的部分中，具有隔着主栅极 绝缘膜 27X 而与主栅极电极 26X 对置的主沟道面 PX( 第一沟道面 )。 主沟道面 PX 是由 主 p 基极层 25X 构成的面，且被夹于主 n- 漂移层 24X 及主 n+ 源极部 29X 之间。 此外主 沟道面 PX 是经由主栅极绝缘膜 27X 被施加来自主栅极电极 26X 的电场的面。 因而，主 沟道面 PX 是通过主栅极电极 26X 受控制的作为 MOS 结构的 n 沟道而起作用的面。 主沟 道面 PX 的面方位 ( 第一面方位 ) 是与半导体装置 100 的厚度方向和主方向 DX 的各个方 向垂直的方位，具体而言是面方位 (001)。
此外主部 SX 还具有主层间绝缘膜 28X 和主发射极电极 31X。 主发射极电极 31X 设置成与主 n+ 源极部 29X 及主 p+ 接触部 30X 的各部分接触。 主层间绝缘膜 28X 设置成 使主发射极电极 31X 与主栅极电极 26X 之间绝缘。
参照图 4，读出部 SY 除了其被配置的方位和栅极绝缘膜的厚度以外，具有与上 述的主部 SX 大致同样的结构。 以下，对读出部 SY 的具体结构进行说明。
如上所述，读出部 SY 具有集电极电极 21、 p 集电极层 22、 n 缓冲层 23、读出 n 漂移层 24Y、及读出 p 基极层 25Y，此外该读出单元 CY 的每一个具有读出栅极绝缘膜 27Y( 第二栅极绝缘膜 )、读出栅极电极 26Y、读出 n+ 源极部 29Y( 第二源极部 )、和读出 p+ 接触部 30Y。
读出 n+ 源极部 29Y 在平面上看以占据梯子形的形状的方式以第一深度 EP 形成在 读出 p 基极层 25Y 上。 以占据该梯子形的形状的内部的方式，读出 p+ 接触部 30Y 形成在 读出 p 基极层 25Y 上。
此外在具有读出 n- 漂移层 24Y 及读出 p 基极层 25Y 的层叠膜中，形成有读出沟 槽 TY，该读出沟槽 TY 与读出 n+ 源极部 29Y 接触，且贯穿读出 p 基极层 25Y，并且达到 读出 n- 漂移层 24Y。 在平面上看，读出沟槽 TY 具有沟槽宽度 WT，且沿读出方向 DY 延 伸。
读出栅极绝缘膜 27Y 形成为以第二厚度 KY 覆盖读出沟槽 TY 的内表面。 读出 栅极绝缘膜 27Y 由 p 基极层 25 的材料即通过对硅的氧化反应而获得的材料构成。 也就是 说，读出栅极绝缘膜 27Y 由氧化硅构成。 第二厚度 KY 大于主栅极绝缘膜 27X 的厚度即 第一厚度 KX( 图 3)。 例如，在主栅极绝缘膜 27X 为厚度 100nm 的硅氧化膜的情况下，读出栅极绝缘膜 27Y 为厚度 140nm 的硅氧化膜。
读出栅极电极 26Y 以埋入读出沟槽 TY 的方式设置在读出栅极绝缘膜 27Y 上。 因而读出栅极电极 26Y 也与读出沟槽 TY 同样地，在平面上看沿读出方向 DY 延伸。
通过上述的构成，读出沟槽 TY 在贯穿读出 p 基极层 25Y 的部分中，具有隔着 读出栅极绝缘膜 27Y 而与读出栅极电极 26Y 对置的读出沟道面 PY( 第二沟道面 )。 读出 沟道面 PY 由读出 p 基极层 25Y 构成的面，且被夹于读出 n- 漂移层 24Y 及读出 n+ 源极部 29Y 之间。 此外读出沟道面 PY 是经由读出栅极绝缘膜 27Y 而被施加来自读出栅极电极 26Y 的电场的面。 因而，读出沟道面 PY 是通过读出栅极电极 26Y 受控制的作为 MOS 结 构的 n 沟道起作用的面。 读出沟道面 PY 的面方位 ( 第二面方位 ) 是与半导体装置 100 的 厚度方向和读出方向 DY 的各方向垂直的方位，具体而言是面方位 (011)。
p 基极层 25 的材料具有对于读出沟道面 PY 的面方位 (011) 的氧化反应的进行速 度大于对于主沟道面 PX 的面方位 (001) 的氧化反应的进行速度这样的物理性质。 即单晶 硅具有对于面方位 (011) 的氧化反应的进行速度大于对于面方位 (001) 的氧化反应的进行 速度的物理性质。
此外读出部 SY 还具有读出层间绝缘膜 28Y 和读出发射极电极 31Y。 读出发射 极电极 31Y 设置成与读出 n+ 源极部 29Y 及读出 p+ 接触部 30Y 的各部分接触。 读出层间 绝缘膜 28Y 设置成使读出发射极电极 31Y 与读出栅极电极 26Y 之间绝缘。
通过上述构成，读出部 SY 的电压阈值成为大于主部 SX 的电压阈值。 对于该理 由，以下进行说明。
电压阈值由以下的公式 (1) 表示。
在此， Vth 为电压阈值， ε0 为真空中的介电常数， Na 为沟道的导电型杂质的浓 度， φF 为表面电势， εsi 为硅中的介电常数， εox 为氧化硅的介电常数，然后 tox 为栅极 氧化膜的厚度。
由该公式 (1) 可知栅极氧化膜的厚度 tox 越大，电压阈值 Vth 就越大。 在本实施 方式中，由氧化硅构成的读出栅极绝缘膜 27Y 的第二厚度 KY 大于由氧化硅构成的主栅极 绝缘膜 27X 的第一厚度 KX。 因而具有读出栅极绝缘膜 27Y 的读出部 SY 的电压阈值大 于具有主栅极绝缘膜 27X 的主部 SX 的电压阈值。 此外该情况由图 6 所示的实验结果也 得到证实。
接着对半导体装置 100 的制造方法进行说明。
参照图 16，利用单晶硅晶圆 WF( 图 5)，准备 n- 漂移层 24 及 p 基极层 25 的层 叠结构。
参照图 17A 及图 17B，利用离子注入技术，在 p 基极层 25 上形成主 n+ 源极部 29X 及主 p+ 接触部 30X、读出 n+ 源极部 29Y 及读出 p+ 接触部 30Y。 在形成时，例如， 设置成使主方向 DX( 图 3) 沿着长方形状的芯片区域 HR( 图 5) 的一边的方向，且使读出 方向 DY( 图 4) 相对于该芯片区域 HR 的各边倾斜。
参照图 18A 及图 18B，形成贯穿 p 基极层 25 的主沟槽 TX 及读出沟槽 TY，以分
别形成主沟道面 PX( 图 3) 及读出沟道面 PY( 图 4)。 主沟道面 PX 及读出沟道面 PY 各 自的面方位即第一及第二面方位，选择成对于 p 基极层 25 的第二面方位的氧化反应的进 行速度大于对于第一面方位的氧化反应的进行速度。
参照图 19A 及图 19B，例如通过热氧化，主沟槽 TX 及读出沟槽 TY 的表面同时 被氧化。 由此，通过主沟道面 PX( 图 3) 及读出沟道面 PY( 图 4) 上的氧化反应，形成分 别覆盖主沟道面 PX 及读出沟道面 PY 的主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y。 具体 而言，在具有面方位 (001) 的主沟道面 PX 上形成有厚度 100nm 的硅氧化膜，在具有面方 位 (011) 的读出沟道面 PY 上形成有厚度 140nm 的硅氧化膜。 该厚度的差异是因单晶硅 的氧化速度具有面方位依存性而产生的。
参照图 20A 及图 20B，以埋入主沟槽 TX 的方式在主栅极绝缘膜 27X 上形成主 栅极电极 26X，且以埋入读出沟槽 TY 的方式在读出栅极绝缘膜 27Y 上形成读出栅极电极 26Y。 然后，经过其它的必要工序，得到半导体装置 100。
依据本实施方式，使读出栅极绝缘膜 27Y( 图 4) 的厚度 KY( 第二厚度 ) 大于主 栅极绝缘膜 27X( 图 3) 的厚度 KX( 第一厚度 )。 由此，与主部 SX 的电压阈值相比，读 出部 SY 的电压阈值大。 因而能够使读出部 SY 的导通迟于主部 SX 的导通，所以能够防 止对构成为用于切换用作读出电流 IY( 图 1) 的较小的电流的读出部 SY 的电流集中。 因 而能够抑制起因于该电流集中的读出电流 IY 的浪涌。 此外如上所述，利用氧化反应的进行速度在面方位上的差异，能够在不需要追 加光掩模的情况下，同时形成其厚度互相不同的主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y。 因而与分别形成其厚度互相不同的主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y 的情 况相比，能够抑制半导体装置 100 的制造工序的复杂化。
如以上那样依据本实施方式，能够抑制读出电流 IY( 图 1) 的浪涌，并且能够抑 制半导体装置 100 的制造工序的复杂化。
此外如上述那样抑制浪涌，因此防止将与主电流 IX( 图 1) 过大的情况对应的读 出电流 IY 的增大误认为只是读出电流 IY 的浪涌。 因而当主电流 IX 过大时，能够更加可 靠地保护半导体装置 100。 由此能够使半导体装置 100 长寿命化。
此外如上述那样抑制半导体装置 100 的制造工序的复杂化，因此能够提高半导 体装置 100 的制造成品率。
此外在上述说明中为了形成主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y 而使用氧 化反应，但为此目的而使用氧化反应以外的化合反应也可，例如使用氮化反应也可。 这 时主栅极绝缘膜及读出栅极绝缘膜各自成为氮化膜。
( 实施方式 2)
主要参照图 7，本实施方式的半导体装置中取代实施方式 1 的读出部 SY( 图 4) 而 具有读出部 SYa。 读出部 SYa 具有与读出单元 CY( 图 4) 同样地配置的读出单元 CYa。
此外按每个读出单元 CYa，读出部 SYa 取代读出部 SY( 图 4) 的读出 n+ 源极部 29Y 而包含具有与读出 n+ 源极部 29Y 的深度 EP 不同的深度 EPa 的读出 n+ 源极部 29Ya。 通过该构成，本实施方式的半导体装置的主部 SX 的主 n+ 源极部 29X( 第一源极部 ) 的深 度 EP( 图 3) 与读出部 SYa 的读出 n+ 源极部 29Ya( 第二源极部 ) 的深度 EPa( 图 7) 互相不 同。
此外，对于上述以外的构成，由于与上述的实施方式 1 的构成大致相同，对于 相同或对应的要素采用相同的附图标记，不重复其说明。
接着对本实施方式的半导体装置的制造方法进行说明。
首先利用单晶硅晶圆 WF( 图 5)，准备 n- 漂移层 24 及 p 基极层 25 的层叠结构 ( 图 3 及图 7)。
参照图 8 及图 9，在 p 基极层 25 上形成硅氧化膜 41，在其上形成光刻胶层 42。 接着通过进行光刻工序，在 p 基极层 25 上形成由硅氧化膜 41 及光刻胶层 42 构成的掩模。 具体而言在 p 基极层 25 之中，在主 p 基极层 25X 上形成有第一掩模 MKX( 图 8)，在读出 p 基极层 25Y 上形成有第二掩模 MKY( 图 9)。 第一及第二掩模 MKX 及 MKY 各自在形 成主 n+ 源极部 29X 及读出 n+ 源极部 29Ya 的位置具有第一开口宽度 OPX( 图 8) 及第二开 口宽度 OPY( 图 9) 的开口部。 与第一开口宽度 OPX 相比，第二开口宽度 OPY 小。
接着利用第一及第二掩模 MKX、MKY 的各掩模，在主 p 基极层 25X 及读出 p 基 极层 25Y 中，注入砷离子作为导电型杂质。 由此在主 p 基极层 25X 及读出 p 基极层 25Y 的各层上形成第一及第二离子注入部 43X、43Y。
与对离子注入部 43X 的注入量相比，对离子注入部 43Y 的注入量小。 这是由于 以下原因而产生的 ：与第一开口宽度 OPX 相比，第二开口宽度 OPY 较窄 ；此外从开口 宽度比第一掩模 MKX 窄的第二掩模 MKY 产生更多量的脱气 (outgas)，该多量的脱气抑 制离子注入量。 该结果，与由第一离子注入部 43X 形成的主 n+ 源极部 29X 的深度 EP( 图 3) 相比，由第二离子注入部 43Y 形成的读出 n+ 源极部 29Ya 的深度 EPa( 图 7) 变小。
此外利用离子注入技术，在 p 基极层 25 上形成主 p+ 接触部 30X( 图 3) 和读出 p+ 接触部 30Y( 图 7)。
接着主沟槽 TX 及读出沟槽 TY 的各沟槽以贯穿主 n+ 源极部 29X 及读出 n+ 源极 部 29Y 的方式形成。 其后，通过进行与实施方式 1 同样的工序，得到本实施方式的半导 体装置。
参照图 10，针对图 8 及图 9 的 Z 轴方向，在纵轴 N 分别示出主 p 基极层 25X 的 杂质浓度 NnX、读出 p 基极层 25Y 的杂质浓度 NnY、和 p 基极层 25 的杂质浓度 Np。 此 外在图中，箭头 RX 及 RY 分别指的是杂质浓度 NnX 及 NnY 的与杂质浓度 Np 的交叉部。
如上述那样由于与对离子注入部 43X 的 As( 砷 ) 离子注入量相比对离子注入部 43Y 的 As 离子注入量少，所以读出 n+ 源极部 29Ya 的 pn 结部 ( 箭头 RY) 形成在更浅的 位置。 该结果，在形成有读出沟道面 PY 的读出 p 基极层 25Y 中，pn 结部 ( 箭头 RY) 一 侧的杂质浓度 N 增大。 因而上述公式 (1) 中的 Na 增大，所以电压阈值 Vth 增大。 由以 上，能够通过使第二开口宽度 OPY( 图 9) 小于第一开口宽度 OPX( 图 8)，进行调整，以 使读出部 SYa( 图 7) 的电压阈值更加变大。
此外根据与上述相反的原理，通过使第二开口宽度 OPY( 图 9) 大于第一开口宽 度 OPX( 图 8) 来进行调整，以使读出部 SYa( 图 7) 的电压阈值更小。
依据本实施方式，通过实施方式 1 中说明的方法，使读出部 SY 的电压阈值大于 主部 SX 的电压阈值，并且能够调整主部 SX 及读出部 SY 的至少任一部分的电压阈值。
( 实施方式 3)
本实施方式的半导体装置中取代实施方式 1 的主部 SX( 图 3) 及读出部 SY( 图 4)的各部分而具有主部 SXb( 图 11) 及读出部 SYb( 图 12)。
参照图 11，主部 SXb 具有与主单元 CX( 图 3) 同样地配置的主单元 CXb。 此外 按每个主单元 CXb，主部 SXb 中取代主部 SX( 图 3) 的主 n+ 源极部 29X 及主 p+ 接触部 30X 的各部分而具有主 n+ 源极部 29Xb 及主 p+ 接触部 30Xb。 主 n+ 源极部 29Xb 及主 p+ 接触部 30Xb 在平面上看沿着主方向 DX 方向配置成条纹状，构成所谓的条纹结构。 主 n+ 源极部 29Xb 及主 p+ 接触部 30Xb 各自具有沿着主方向 DX 的第一源极宽度 WnX 及第 一接触宽度 WpX。 因而多个主 n+ 源极部 29Xb 彼此隔开沿着主方向 DX 的第一接触宽度 WpX 而配置。
参照图 12，读出部 SYb 具有与读出单元 CY( 图 4) 同样地配置的读出单元 CYb。 此外按每个读出单元 CYb，读出部 SYb 中取代读出部 SY( 图 4) 的读出 n+ 源极部 29Y 及 读出 p+ 接触部 30Y 的各部分而具有读出 n+ 源极部 29Yb 及读出 p+ 接触部 30YB。 读出 n+ 源极部 29Yb 及读出 p+ 接触部 30Yb 在平面上看沿着读出方向 DY 方向配置成条纹状，构 成为所谓的条纹结构。 读出 n+ 源极部 29Yb 及读出 p+ 接触部 30Yb 分别具有沿着读出方 向 DY 的第二源极宽度 WnY 及第二接触宽度 WpY( 一个间隔宽度 )。 因而多个读出 n+ 源 极部 29Yb 互相隔开沿着读出方向 DY 的第二接触宽度 WpY 而配置。
参照图 13，在读出部 SYb 中，栅极电压 VGE 与读出电流 IY( 图 1)，即集电极电 流 IC 的关系为随着集电极电流 IC 从电压阈值 Vth 上升而与 VGE 成比例地增大这样的比例关 系。 在该比例关系中的斜率在第二源极宽度 WnY 相对于第二接触宽度 WpY 的比变小时 如箭头 G1 所示那样变小，在第二源极宽度 WnY 相对于第二接触宽度 WpY 的比变大时如 箭头 G2 所示那样变大。 作为栅极电压 VGE 而被施加超过电压阈值 Vth 的电压 Vth+α 时的 集电极电流 Im，在斜率如箭头 G1 所示那样变小时如箭头 S1 所示那样变小，在斜率如箭 头 G2 所示那样变大时如箭头 S2 所示那样变大。
依据本实施方式，通过调整第二源极宽度 WnY 相对于第二接触宽度 WpY 的 比，能够将集电极电流 IC 的斜率调整为如箭头 G1 或 G2 所示那样，其结果，能够调整读 出电流 IY( 图 1) 的值。
此外在上述斜率如箭头 G1 所示那样较平缓时，能够提高考虑了寄生双极型晶体 管动作的 SOA( 安全操作区 ：Safe Operating Area) 特性。
此外通过调整第一源极宽度 WnX 相对于第一接触宽度 WpX 的比，能够如箭头 G1 或 G2 所示那样调整集电极电流 IC 的斜率，其结果，能够调整主电流 IX( 图 1) 的值。
此外作为本实施方式的变形例，采用取代主部 SXb 而具有主部 SX( 实施方式 1) 的结构也可。
( 实施方式 4)
本实施方式的半导体装置中取代实施方式 1 中的主部 SX( 图 3) 及读出部 SY( 图 4) 的各部分而具有主部 SXc( 图 14) 及读出部 SYc( 图 15)。
主要参照图 14，主部 SXc 具有与主单元 CX( 图 3) 同样地配置的主单元 CXc 和 与主沟槽 TX( 图 3) 同样地配置的主沟槽 TXc。 此外以覆盖主沟槽 TXc 的方式与实施方 式 1 同样地设有主栅极绝缘膜 27X。 被主栅极绝缘膜 27X 覆盖的主沟槽 TXc，因主栅极 绝缘膜 27X 的厚度而具有比原来的主沟槽 TXc 的沟槽宽度小的第一被覆沟槽宽度 WXc。
而且主部 SXc 按每个主单元 CXc 包含覆盖主栅极绝缘膜 27X 的主 CVD 氧化膜47X( 第三栅极绝缘膜 )。 即主部 SXc 包含设于主栅极绝缘膜 27X 与主栅极电极 26Xc 之 间的主 CVD 氧化膜 47X。 主 CVD 氧化膜 47X 与主栅极绝缘膜 27X 一起构成层叠主栅极 绝缘膜 GX。 层叠主栅极绝缘膜 GX 具有主栅极绝缘膜 27X 的厚度与主 CVD 氧化膜 47X 的厚度之和即第一层叠厚度 KXc。
主要参照图 15，读出部 SYc 具有与读出单元 CY( 图 4) 同样地配置的读出单元 CYc 和与读出沟槽 TY( 图 4) 同样地配置的读出沟槽 TYc。 此外以覆盖读出沟槽 TYc 的 方式与实施方式 1 同样地设有读出栅极绝缘膜 27Y。 被读出栅极绝缘膜 27Y 覆盖的读出 沟槽 TYc，因读出栅极绝缘膜 27Y 的厚度而具有比原来的读出沟槽 TYc 的沟槽宽度小的 第二被覆沟槽宽度 WYc。 在本实施方式中，第二被覆沟槽宽度 WYc 大于第一被覆沟槽 宽度 WXc。
而且读出部 SYc 按每个读出单元 CYc 包含覆盖读出栅极绝缘膜 27Y 的读出 CVD 氧化膜 47Y( 第四栅极绝缘膜 )。 即读出部 SYc 包含设于读出栅极绝缘膜 27Y 与读出栅极 电极 26Yc 之间的读出 CVD 氧化膜 47Y。 读出 CVD 氧化膜 47Y 与读出栅极绝缘膜 27Y 一起构成层叠读出栅极绝缘膜 GY。 层叠读出栅极绝缘膜 GY 具有读出栅极绝缘膜 27Y 的 厚度与读出 CVD 氧化膜 47Y 的厚度之和即第二层叠厚度 KYc。
接着对本实施方式的半导体装置的制造方法进行说明。
首先与实施方式 1 中形成主沟槽 TX 及读出沟槽 TY 的情形同样地形成主沟槽 TXc 及读出沟槽 TYc。 此外与实施方式 1 同样地，形成主栅极绝缘膜 27X 及读出栅极绝 缘膜 27Y。 在此，通过适当选择主沟槽 TXc 及读出沟槽 TYc 各沟槽的沟槽宽度，使第二 被覆沟槽宽度 WYc 大于第一被覆沟槽宽度 WXc。
接着通过化学气相生长 (CVD ：Chemical Vapor Deposition) 法成批地形成分别覆 盖主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y 的主 CVD 氧化膜 47X 及读出 CVD 氧化膜 47Y。 在此，进行主 CVD 氧化膜 47X 及读出 CVD 氧化膜 47Y 各膜的成膜的空间的宽 度为第一被覆沟槽宽度 WXc 及第二被覆沟槽宽度 WYc，第二被覆沟槽宽度 WYc 大于第 一被覆沟槽宽度 WXc。 因此与进行主 CVD 氧化膜 47X 的成膜的空间相比，向进行读出 CVD 氧化膜 47Y 的成膜的空间导入更多的 CVD 原料气体。 该结果，读出 CVD 氧化膜 47Y 的厚度大于主 CVD 氧化膜 47X 的厚度。
其后，进行与实施方式 1 同样的工序，由此得到本实施方式的半导体装置。
接着对本实施方式的作用效果进行说明。
从主沟槽 TXc( 图 14) 及读出沟槽 TYc( 图 15) 的形成工序到主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y 的形成工序为止的期间，会有异物附着到主沟槽 TXc 或读出沟槽 TYc 上。 该异物对用于形成主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y 的热氧化等的化合 反应产生影响，其结果，可在主栅极绝缘膜 27X 或读出栅极绝缘膜 27Y 产生缺陷。 在具 有这样的缺陷的主栅极绝缘膜 27X 及读出栅极绝缘膜 27Y 上形成的主 CVD 氧化膜 47X 及 读出 CVD 氧化膜 47Y，用 CVD 法来形成，因此不怎么受异物的影响而大致均匀地形成。 由此上述缺陷被覆盖，所以能够抑制因该缺陷而产生的栅极绝缘膜的短路的发生。
此外由于使第二被覆沟槽宽度 WYc 大于第一被覆沟槽宽度 WXc，读出 CVD 氧 化膜 47Y 的厚度大于主 CVD 氧化膜 47X 的厚度。 由此能够使第二层叠厚度 KYc 比第一 层叠厚度 KXc 更大，从而能够使读出部 SYc 的电压阈值比主部 SXc 的电压阈值更大。 由此，能够调整为使主部 SXc 及读出部 SYc 各部分的电压阈值之差更大。
此外在本实施方式中使第二被覆沟槽宽度 WYc 大于第一被覆沟槽宽度 WXc，但 相反地，使第二被覆沟槽宽度 WYc 小于第一被覆沟槽宽度 WXc 也可。 这时，能够进行 使主部 SXc 及读出部 SYc 各部分的电压阈值之差变小的调整。
此外第一被覆沟槽宽度 WXc 及第二被覆沟槽宽度 WYc 也可以相等，在这种情况 下，进行使主部 SXc 及读出部 SYc 各部分的电压阈值大致相同程度变大的调整。
此外作为本发明的半导体装置的构成，可以采用交换各实施方式中的导电型的 构成，即交换 p 型和 n 型的构成。
此外在各实施方式中对设有 IGBT 部的情况进行了说明，但设置其它半导体元件 部来取代 IGBT 部也可，例如可以设置 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor) 等的 MISFET(Metal Insulator Semiconductor Field-Effect Transistor) 部。 在这种 情况下，例如能够采用省略上述各实施方式中的集电极层 22 的构造。
此外第一及第二面方位的各方位并不限于 (001) 及 (011)。
此外在本说明书中 “长方形状” 应理解为包含正方形状。
对本发明进行了详细说明和示意，但这只是示例而不构成限定，应当清楚理解 发明的范围由相应的权利要求解释。