非易失性半导体存储器装置及其制造方法 技术领域 本发明涉及非易失性半导体存储器装置 ( 特别地，EEPROM( 电可擦除和可编程 只读存储器 ) 或闪存 ) 及其制造方法。
背景技术 非易失性半导体存储器装置 ( 也称为非易失性存储器 ) 用作例如数码相机、便携 式音频播放器和蜂窝电话等各种产品的记录介质。 非易失性半导体存储器装置的研究和 开发已经在积极地进行以满足市场的各种需求，例如，进一步地产品尺寸的减小、记录 容量的增加、记录和读取的响应速度的增加和功耗的减小。
作为满足前面提到的市场需求的方式中的一个，近年来，所谓的 SOI( 绝缘体上 硅 ) 类型的非易失性存储器已经在积极开发，其中的元件使用在绝缘膜上提供的硅 (Si) 来形成。
下列方法及其类似的已知用于在 SOI 非易失性存储器中形成 SOI 衬底 ：其中氧 分子通过离子注入从硅晶体表面注入并且然后在高温下进行氧化，由此氧化硅的绝缘膜 在硅晶体中形成的方法 ；以及其中准备两个硅晶圆，用于通过离子注入而分离的部分在 硅晶圆中的一个中形成，两个硅晶圆互相接合，并且然后分离硅晶圆中的一个的方法。
另一方面，为了实现成本降低，已经提出其中在玻璃衬底或塑料衬底上提供存 储晶体管的结构 ( 例如，专利文件 1)。
在常规的存储晶体管中，用硅形成的岛状半导体层 601，第一绝缘膜 602( 也称 为隧道绝缘膜 )、浮栅 603(FG)、第二绝缘膜 604 和控制栅 605(CG) 堆叠在衬底 600 上， 并且浮栅 603 电绝缘 ( 浮置 )。 此外，源线 (SL) 电连接到杂质区 606 和 607 中的一个， 这些杂质区起作为源极或漏极的作用并且在半导体层 601 中提供，并且位线 (BL) 电连接 到杂质区 606 和 607 中的另一个 ( 见图 11)。
此外，在使用浮栅的非易失性存储器中，数据根据在浮栅 603 中积累的电荷量 来存储。 浮栅 603 电绝缘 ；从而，电压通过使用控制栅 605 间接地施加在半导体层 601 和浮栅 603 之间，由此操作存储晶体管。
当电子在浮栅 603 中积累时，与电子没有积累的状态相比，已经施加到控制栅 605 的电压较不太可能施加在半导体层 601 和浮栅 603 之间 ；因此，存储晶体管的阈值 明显沿正方向偏移。 即，通过用存储晶体管的阈值的变化检测积累在浮栅 603 中的电荷 量，存储在存储晶体管中的数据可以被读出。
这里，如果半导体层 601 的杂质区 606 和 607 具有相同的电势，浮栅 603 的电势 VFG 和存储晶体管的阈值的变化 ΔVtm 可以由下列公式表示。
[ 公式 (1)]
[ 公式 (2)]在公式 (1) 和 (2) 中， VCG 是控制栅 605 的电势 ；C1，半导体层 601 和浮栅 603 之间的电容 ；C2，浮栅 603 和控制栅 605 之间的电容 ；和 QFG，在浮栅 603 中的电荷量。 注意在公式 (1) 中的 C2/(C1+C2) 一般称为耦合比。当耦合比增加时，施加在半导体层 601 和浮栅 603 之间的电压与施加到控制栅 605 的电压的比率增加。
当数据将写入存储晶体管时，正极性的高电压通过 F-N(Fowler-Nordheim) 隧 穿电流或热电子而施加到控制栅 605 使得电压间接地施加在半导体层 601 和浮栅 603 之 间，由此电子注入浮栅 603。 在另一方面，当数据从存储器擦除时，负极性的高电压通 过 F-N(Fowler-Nordheim) 隧穿电流或类似的施加到控制栅 605 使得电压间接地施加到半 导体层 601 和浮栅 603 之间，由此电子从浮栅 603 释放。 从而，电压可以通过增加耦合 比高效地施加在半导体层 601 和浮栅 603 之间，使得写入电压和擦除电压可以降低。
[ 引文列表 ]
[ 专利文件 1] 日本公布的专利申请号 2006-013534
发明内容 在存储晶体管中，当写入和擦除重复进行时，与浮栅的电子交换通过隧道绝缘 膜重复进行。 因此，由于半导体层和隧道绝缘膜之间的界面态密度的增加、隧道绝缘膜 和浮栅之间的界面态密度的增加、向隧道绝缘膜的电荷注入、陷阱的产生等等，隧道绝 缘膜发生退化并且产生存储晶体管的特性退化。 例如，通过重复进行写入和擦除，存在 例如代表 ON 特性的互导 (gm) 的器件参数减小并且出现读取错误的可能性。
鉴于前面提到的问题，本发明的实施例的目的是即使在写入和擦除重复进行的 情况下抑制读取错误。 此外，本发明的实施例的另一个目的是降低写入电压和擦除电压 同时抑制存储晶体管的面积增加。
在本发明的一个实施例中，在衬底上提供的用于写入操作和擦除操作的第一半 导体层和用于读取操作的第二半导体层上，提供浮栅和控制栅且绝缘膜介于其间 ；使用 该第一半导体层进行电子到浮栅的注入和从浮栅的释放 ；并且使用该第二半导体层进行 读取。
本发明的一个实施例提供非易失性半导体存储器装置，其包括 ：具有杂质区的 第一半导体层 ；具有源区和漏区的第二半导体层 ；在第一半导体层和第二半导体层上提 供的第一绝缘膜 ；在该第一绝缘膜上提供并且与第一半导体层和第二半导体层重叠的浮 栅 ；在浮栅上提供的第二绝缘膜 ；在该第二绝缘膜上提供并且与第一半导体层、第二半 导体层和浮栅重叠的控制栅 ；电连接到在第一半导体层中提供的杂质区的第一导电膜 ； 电连接到在第二半导体层中提供的源区和漏区中的一个的第二导电膜 ；以及电连接到源 区和漏区中的另一个的第三导电膜。
此外，本发明的一个实施例可以具有一种结构 ：其中杂质区在第一半导体层的 两个区域 ( 其中控制栅介于其之间 ) 中分开提供，并且第一导电膜电连接到彼此分开提供 的这两个杂质区。
在本发明的一个实施例中，第一半导体层是用于写入操作和擦除操作的半导体
层并且第二半导体层是用于读取操作的半导体层。
用于写入操作和擦除操作的半导体层 ( 第一半导体层 ) 是其中通过隧道绝缘膜 ( 第一绝缘膜 ) 与浮栅进行电子交换 ( 电子注入到浮栅，和电子从浮栅释放 ) 的半导体 层。
用于读取操作的半导体层 ( 第二半导体层 ) 是用于检测积累在浮栅中的电荷量的 半导体层，具体地，是具有源区、漏区和沟道区用于读出作为阈值的变化量的在浮栅中 的电荷量并且包括晶体管的半导体层。 另外，优选地是，当进行写入操作和擦除操作时 操作非易失性半导体存储器装置使得电子交换不在第二半导体层和浮栅之间进行。
此外，本发明的一个实施例具有一种结构 ：其中控制施加到第二导电膜、第三 导电膜和控制栅的电势使得当进行写入操作和擦除操作时 F-N 隧穿电流不在第二半导体 层和浮栅之间产生。 优选地，本发明的实施例具有一种结构 ：其中当进行写入操作和擦 除操作时施加相同的电势到第二导电膜、第三导电膜和控制栅。 即，本发明的一个实施 例具有其中施加相同的电势到第二半导体层和控制栅的结构。
本发明的一个实施例包括以下步骤 ：在衬底上形成第一半导体层和第二半导体 层 ；在第一半导体层和第二半导体层上形成第一绝缘膜 ；在第一绝缘膜上形成浮栅以 与第一半导体层和第二半导体层重叠 ；在浮栅上形成第二绝缘膜 ；形成控制栅以与第一 半导体层、第二半导体层和浮栅重叠 ；使用控制栅作为掩模添加杂质元素到第一半导体 层和第二半导体层以在第一半导体层中形成杂质区并且在第二半导体层中形成源区和漏 区 ；以及形成电连接到杂质区的第一导电膜、电连接到源区和漏区中的一个的第二导电 膜和电连接到源区和漏区中的另一个的第三导电膜。 根据本发明的一个实施例，通过提供用于写入操作和擦除操作的半导体层和用 于读取操作的半导体层中的每个，即使在写入和擦除重复进行的情况下，可以抑制读取 错误。 另外，根据本发明的一个实施例，当写入操作和擦除操作进行时，用于读取操作 的半导体层起控制栅的作用，使得耦合比增加，由此写入电压和擦除电压可以降低同时 控制存储晶体管面积的增加。
附图说明
图 1A 和 1B 图示非易失性半导体存储器装置 ； 图 2A 和 2B 图示非易失性半导体存储器装置 ； 图 3A 至 3F 图示用于制造非易失性半导体存储器装置的方法 ； 图 4A 至 4D 图示用于制造非易失性半导体存储器装置的方法 ； 图 5 图示比较示例的非易失性半导体存储器装置 ； 图 6A 和 6B 图示比较示例的非易失性半导体存储器装置 ； 图 7A 和 7B 图示非易失性半导体存储器装置 ； 图 8A 至 8C 图示非易失性半导体存储器装置的用途 ； 图 9A 至 9E 图示非易失性半导体存储器装置的用途 ； 图 10 图示非易失性半导体存储器装置的重写特性 ；以及 图 11 图示常规非易失性半导体存储器装置。具体实施方式
本发明的实施例将参照图描述。 然而，本发明不限制于下列说明，并且对于其 的模式和细节的各种改变和修改对于本领域内技术人员将是明显的，除非这样的改变和 修改偏离本发明的精神和范围。 因此，本发明不应该解释为限于在下文描述的实施例中 的描述的内容。 注意在本发明的描述中，在一些情况中相同的部分用相同的标号指示。
( 实施例 1)
该实施例参照附图描述非易失性半导体存储器装置的示例。 注意图 1A 图示构成 非易失性半导体存储器装置的组成部分的存储晶体管的顶视图，并且图 1B 图示在图 1A 中的存储晶体管的等效电路图。 此外，图 2A 对应于沿图 1A 中的线 A1-B1 获取的横截 面，并且图 2B 对应于沿图 1A 中的线 C1-D1 获取的横截面。
在该实施例中图示的非易失性半导体存储器装置包括在衬底 100 上提供的存储 晶体管 120，其通过在存储晶体管 120 上进行写入、擦除或读取数据的操作而起存储器的 作用。
存储晶体管 120 包括在衬底 100 上提供的第一半导体层 101 和第二半导体层 102、在第一半导体层 101 和第二半导体层 102 上方提供的浮栅 104( 其中第一绝缘膜 103 介于其之间 ) 和在浮栅 104 上方提供的控制栅 106( 其中第二绝缘膜 105 介于其之间 )。 此 外，第一导电膜 111 电连接到第一半导体层 101，并且第二导电膜 112 和第三导电膜 113 电连接到第二半导体层 102。 当在存储晶体管 120 上进行写入操作和擦除操作 ( 电子注入到浮栅 104 和从其释 放 ) 时使用第一半导体层 101。 当从存储晶体管 120 进行读取操作时使用第二半导体层 102。
提供浮栅 104 以与第一半导体层 102 和第二半导体层 102 的一部分重叠，并且电 绝缘 ( 浮置 )。
提供控制栅 106 以与第一半导体层 101、第二半导体层 102 和浮栅 104 重叠。 另 外，控制栅起字线的作用。 注意，在图 1A 和 1B 中，提供控制栅 106 以与第一半导体层 101 和第二半导体层 102 的一部分重叠，并且与整个浮栅 104 重叠 ；然而，该结构不限于 此，并且控制栅 106 可提供以与浮栅 104 的一部分重叠。
提供第一导电膜 111 以电连接到在第一半导体层 101 中提供的杂质区。 在图 1A 和 1B 以及 2A 和 2B 中，示出一种结构 ：其中在第一半导体层 101 中间隔开的两个杂质区 108a 和 108b( 其中控制栅 106 介于其之间 ) 电连接到第一导电膜 111。 如在图 1A 和 1B 中示出的，通过电连接第一导电膜 111 和在第一半导体层 101 中间隔开的两个杂质区，第 一导电膜 111 的电势可以容易地传送到第一半导体层 101。 第一导电膜 111 起重写线的作 用，当在存储器上进行写入操作时，第一导电膜 111 向浮栅供应电子并且当进行擦除操 作时其从浮栅释放电子。
此外，如在图 1A 和 1B 中图示的，通过提供第一导电膜 111 以与第一半导体层 101 重叠，存储晶体管的面积可减小。 然而，该结构不限于此。
第二导电膜 112 和第三导电膜 113 分别电连接到在第二半导体层 102 中间隔开的 杂质区。 在图 1A 和 1B 以及图 2A 和 2B 中，在第二半导体层 102 中间隔开的杂质区 ( 其 中控制栅 106 介于其之间 ) 中的一个 ( 杂质区 109a) 电连接到第二导电膜 112 并且另一个
( 杂质区 109b) 电连接到第三导电膜 113。 注意杂质区 109a 和 109b 各自起源区或漏区的 作用。 另外，第二导电膜 112 和第三导电膜 113 中的一个起源线的作用，并且另一个起 位线的作用。 其他存储晶体管或选择晶体管可提供在源线和第二半导体层 102 之间或在 位线和第二半导体层 102 之间。
在该实施例中，为一个存储晶体管 120 提供多个半导体层 ( 这里，两个半导体 层 )。 使用半导体层中的一个 ( 图 1A 和 1B 中的第一半导体层 101) 进行写入操作和擦除 操作 ( 电子注入到浮栅 104 和从其释放 )，并且使用另一个半导体层 ( 图 1A 和 1B 中的第 二半导体层 102) 进行读取操作。 在该情况下，当进行写入操作和擦除操作时，电子通过 位于第一半导体层 101 和浮栅 104 之间的第一绝缘膜 103( 隧道绝缘膜 ) 注入和释放 ；从 而，位于第二半导体层 102 和浮栅 104 之间的第一绝缘膜 103 的退化可以抑制。 因此， 即使在写入操作和擦除操作重复进行的情况下，与第一绝缘膜 103 的退化关联的读取错 误可以抑制。
此外，在该实施例中图示的存储晶体管可提供为使得浮栅 104 的边缘在图 1A 中 的 C1-D1 方向上放置在第一半导体层 101 上 ( 使得浮栅 104 不与第一半导体层 101 的边 缘 141 重叠 )( 参见图 7A 和 7B)。 电场可集中在用于写入操作或擦除操作的第一半导体层 101 的边缘 141 中并且当 进行写入操作和擦除操作时边缘 141 可短路。 因此，如在图 7A 和 7B 中图示的，通过将 浮栅 104 的边缘放置在第一半导体层 101 上，在第一半导体层 101 的边缘处短路的风险可 以降低，并且良率可以提高。
在另一方面，关于第二半导体层 102，浮栅 104 优选地提供以与第二半导体层 102 的两个边缘重叠。 第二半导体层 102 用于读取 ；从而，由于在第二半导体层 102 的边 缘处的电场集中引起的短路较不可能发生。 此外，通过提供浮栅 104 以与第二半导体层 102 的边缘重叠，寄生晶体管的形成可以被控制并且可以优选地进行写入状态和擦除状态 之间的区分。
然后，描述在该实施例中图示的存储晶体管的操作方法 ( 写入操作、擦除操作 或读取操作 )。注意在进行将在下列说明中图示的写入操作、擦除操作或读取操作中使用 的电压是示例，并且不限于此。 要使用的电压可由实践者视情况选择。
当进行写入操作时，例如，+6V 的电压施加到控制栅 106 ；-6V 的电压施加到第 一导电膜 111 ；+6V 的电压施加到第二导电膜 112 ；并且 +6V 的电压施加到第三导电膜 113。 在该情况下，F-N 隧穿电流在第一半导体层 101 和浮栅 104 之间产生，由此电子通 过放置在第一半导体层 101 上的第一绝缘膜 103 注入浮栅 104。
当进行擦除操作时，例如， -7V 的电压施加到控制栅 106 ；+7V 的电压施加到 第一导电膜 111 ；-7V 的电压施加到第二导电膜 112 ；并且 -7V 的电压施加到第三导电膜 113。 在该情况下，F-N 隧穿电流在第一半导体层 101 和浮栅 104 之间产生，由此电子通 过放置在第一半导体层 101 上的第一绝缘膜 103 从浮栅 104 释放。
当进行读取操作时， +3V 的电压施加到控制栅 106 ；0V 的电压施加到第一导电 膜 111 ；0V 的电压施加到第二导电膜 112 ；并且 +1.5V 的电压施加到第三导电膜 113。 在 该情况下，如果存储晶体管处于写入状态，其中存储晶体管的阈值高于施加到控制栅 106 的电压，存储晶体管关断，并且如果存储晶体管处于其中存储晶体管的阈值低的擦除状
态中，存储晶体管导通并且记录为存储晶体管的阈值的数据可以读出。
注意当进行写入操作和擦除操作时，施加相同的电势到第二导电膜 112、第三导 电膜 113 和控制栅 106 使得用于读取的第二半导体层 102 具有与控制栅 106 的相同的电 势。 在该情况下，电子注入到浮栅 104 和从浮栅 104 释放通过位于第一半导体层 101 和 浮栅 104 之间的第一绝缘膜 103 选择性地进行，由此放置在第二半导体层 102 和浮栅 104 之间的第一绝缘膜 103 的退化可以抑制。
当进行写入操作和擦除操作时，通过将用于读取的第二半导体层 102 设置为与 控制栅 106 的相同的电势，用于读取的第二半导体层 102 仅当进行写入操作和擦除操作时 可以起控制栅的作用。 因此，在上文的公式 (1) 中的 C2 的电容可以增加并且耦合比可以 增加。
耦合比的增加将使用下文的公式具体描述。
当进行写入操作和擦除操作的第一半导体层 101 的电势设置为 0 时，并且在用于 读取的第二半导体层 102 中的源区 ( 这里，杂质区 109a) 和漏区 ( 这里，杂质区 109b) 的 电势设置为相同时，浮栅 104 的电势 VFG 由下列公式表示。
[ 公式 (3)]
在公式 (3) 中，VCG 指示控制栅 106 的电势 ；VSD 是用于读取的第二半导体层 102 的电势，其中源区 ( 杂质区 109a) 和漏区 ( 杂质区 109b) 的电势设置成相同的 ；C11 是用 于写入和擦除的第一半导体层 101 和浮栅 104 之间的电容 ；C12 是用于读取的第二半导体 层 102 和浮栅 104 之间的电容 ；C2 是浮栅 104 和控制栅 106 之间的电容 ；以及 QFG 是在 浮栅 104 中的电荷的量。 在此时，在公式 (3) 中，当 VSD( 用于读取的第二半导体层 102 的电势 ) 设置为与 VCG( 控制栅 106 的电势 ) 相同时，VFG( 浮栅 104 的电势 ) 由下列公式 表示。
[ 公式 (4)]
在公式 (4) 中，耦合比是 (C2+C12)/(C11+C12+C2)。这里，包括两个半导体层的存储晶体管 120( 参见图 1A 和 1B 以及图 2A 和 2B) 与仅包括一个半导体层的存储晶体管 130( 参见图 5 以及 6A 和 6B) 比较。 注意图 5 是仅 包括半导体层 131 的存储晶体管 130 的顶视图 ；图 6A 对应于沿在图 5 中的线 A2-B2 获取 的横截面 ；并且图 6B 是沿在图 5 中的线 C2-D2 获取的横截面。 另外，写入操作、擦除 操作和读取操作在图 5 以及图 6A 和图 6B 中图示的半导体层 131 中进行。
在浮栅 104 的面积在图 1A 和 1B 以及图 2A 和 2B 中图示的存储晶体管 120 中和 在图 5 以及图 6A 和图 6B 中图示的存储晶体管 130 中相同的情况下，耦合比是 (C2+C12)/ (C11+C12+C2)，因为在图 1A 和 1B 以及图 2A 和 2B 中的存储晶体管 120 中增加电容 C12。 当比较存储晶体管 120 和存储晶体管 130 的耦合比时，得到 (C2+C12)/(C11+C12+C2) ＞ C2/ (C1+C2)，即，存储晶体管 120 的耦合比高于存储晶体管 130 的耦合比。此外，在第二半导体层 102 和浮栅 104 之间的第一绝缘膜 103 形成为比第二绝缘 膜 105 薄 ；从而，每单位面积的电容 C12 可以增加并且耦合比可以高效地增加。 因此， 在提供图 1A 和 1B 以及图 2A 和 2B 中图示的存储晶体管 120 和图 5 以及图 6A 和 6B 中图 示的存储晶体管 130 使得其耦合比相同的情况下，浮栅 104 和控制栅 106 互相重叠的面积 可以减小，因为浮栅 104 和控制栅 106 之间的电容 C2 在存储晶体管 120 中可以是小的。
因此，即使当提供如在图 1A 和 1B 以及图 2A 和 2B 中图示的第一半导体层 101 和 第二半导体层 102 时，由存储晶体管占据的面积与常规结构相比可以近似相同或减小， 因为浮栅 104 的面积可以减小。
注意作为在上文描述的存储晶体管的操作方法中的优选示例，图示一种示例， 其中在写入操作和擦除操作中施加相同的电势到第二导电膜 112、第三导电膜 113 和控制 栅 106 ；然而，该实施例不限于此。 如果施加一电势 ( 采用该电势， F-N 隧穿电流不在 第二半导体层 102 和浮栅 104 之间产生 )，则在写入操作和擦除操作中施加到第二导电膜 112、第三导电膜 113 和控制栅 106 的电势不必相同。 例如，当第一绝缘膜 103 的膜厚度 是 10nm 时，可在第二半导体层 102 和控制栅 106 之间施加电势使得第二半导体层 102 和 浮栅 104 之间的电场是 6MV/cm 或更小。 如描述的，通过控制施加到第二导电膜 112、第三导电膜 113 和控制栅 106 的电 势使得在写入操作和擦除操作中 F-N 隧穿电流不在第二半导体层 102 和浮栅 104 之间产 生，可以控制放置在第二半导体层 102 和浮栅 104 之间的第一绝缘膜 103 的退化。
注意在该实施例中图示的存储晶体管可以与该说明书的其他实施例结合实现。
( 实施例 2)
该实施例参照图描述用于制造构成在上文的实施例中描述的非易失性半导体存 储器装置的组成部分的存储晶体管的方法的示例。 注意图 3A 至 3F 对应于沿在图 1A 中 的线 A1-B1 获取的横截面，并且图 4A 至 4D 对应于沿在图 1A 中的线 C1 至 D1 获取的横 截面。
首先，第一半导体层 101 和第二半导体层 102 在衬底 100 上形成，其每个具有岛 状 ( 参见图 3A 和 4A)。
例如玻璃衬底、石英衬底、陶瓷衬底、塑料衬底或类似衬底的具有绝缘表面的 衬底可以用作衬底 100。 此外，用一层或多层形成的绝缘膜可在衬底 100 的表面上提供并 且第一半导体层 101 和第二半导体层 102 可在该绝缘膜上形成。
用一层或多层形成的绝缘膜使用例如氧化硅、氮化硅、氧氮化硅 (SiOxNy， x ＞ y)、氮氧化硅 (SiNxOy)(x ＞ y) 或类似的等绝缘材料形成。 对于用于形成绝缘膜的方法 没有特别的限制，并且可以使用 CVD 方法、溅射方法或类似方法。 在衬底 100 上的绝缘 膜的提供可以减小衬底 100 的粗糙度的影响并且防止衬底 100 中的杂质扩散进入绝缘膜上 形成的元件。
第一半导体层 101 和第二半导体层 102 使用主要包含硅 (Si) 的材料 ( 例如，Si、 SixGe1-x 等 ) 通过 CVD 方法、溅射方法或类似方法形成。 注意第一半导体层 101 和第二半 导体层 102 可以是非晶半导体、微晶半导体、多晶半导体和单晶半导体中的任何一个， 并且结晶态可以根据目的适当地选择。 在形成具有根据目的的结晶态的半导体膜之后， 多个岛状半导体层可以通过选择性地蚀刻半导体膜形成。 另外，第一半导体层 101 不限
于半导体，并且可以是导电膜。
例如，在衬底 100 上形成具有 30nm 至 200nm 膜厚的非晶半导体膜 ( 其中绝缘膜 介于其之间 ) 并且使该非晶半导体膜结晶后，第一半导体层 101 和第二半导体层 102 通过 选择性蚀刻形成。
作为半导体膜的结晶方法，可以使用激光结晶方法、使用快速热退火 (RTA) 或 退火炉的热结晶方法、使用用于促进结晶的金属元素的热结晶方法、结合这些方法的方 法或类似方法。
备选地，第一半导体层 101 和第二半导体层 102 可以是使用 SOI 衬底的单晶半导 体 ( 例如，单晶硅 )。
单晶半导体层可以采用下列方式形成 ：氧分子通过离子注入从硅晶体表面注 入，并且然后进行在高温下的氧化，由此氧化硅的绝缘膜在硅晶体中形成。 备选地，单 晶半导体层可以采用下列方式形成 ：准备两个硅晶圆 ；用于通过离子注入来分离的部分 在硅晶圆中的一个中形成 ；两个硅晶圆互相接合 ；并且分离硅晶圆中的一个。
然后，在第一半导体层 101 和第二半导体层 102 上形成第一绝缘膜 103 之后，浮 栅 104 在第一绝缘膜 103 上形成 ( 参见图 3B 和 4B)。 注意浮栅 104 的边缘可提供在第一 半导体层 101 上方。 至少包括氧的绝缘膜形成为第一绝缘膜 103。 例如，第一绝缘膜 103 用氧化硅、 氧氮化硅、氮氧化硅、氧化铝 (AlxOy)、氧化钽 (TaOx) 或类似的形成。 另外，可以使用 例如氧化铪 (HfOx) 等具有高介电常数的材料。 第一绝缘膜 103 可以通过 CVD 方法、溅 射方法或类似方法形成。 此外，氧化膜可通过在氧气氛中对半导体层进行等离子体处理 在半导体层的表面上形成。
例如，具有从 1nm 至 20nm( 含 1nm 和 20nm)( 优选地从 7nm 至 10nm，含 7nm 和 10nm) 的膜厚的氧化硅膜或氧氮化硅膜形成作为第一绝缘膜 103。
在氧氮化硅膜形成作为第一绝缘膜 103 的情况下，第一绝缘膜 103 可以通过等离 子体 CVD 方法使用硅烷 (SiH4) 气体和一氧化二氮 (N2O) 气体作为源气体形成。 在此时 形成氧氮化硅膜的条件的示例在下文示出。
源 气 体 的 气 体 质 量 流 比 (gas mass flow ratio) 设 置 到 例 如 SiH4 ∶ N2O ＝ 1 ∶ 800(sccm)。 在该说明书中气体质量流比指供应给成膜腔的 SiH4 气体和 N2O 气体之 间的气体质量流率的比 (sccm)。 高频功率设置到以 60MHz 频率的 150W，成膜温度 ( 衬 底温度 ) 设置到 400℃，在处理腔中的压强设置到 40Pa，并且电极间隔设置到 28mm。
在第一绝缘膜 103 形成之后，第一绝缘膜 103 可经受等离子体氧化。 等离子体 氧化使用例如由微波 ( 典型地，2.45GHz) 等由高频波激发并且具有 1×1011cm-3 或更大 电子密度和 1.5eV 或更小的等离子体电子温度的等离子体进行。 具体地，优选使用具有 1×1011cm-3 至 1×1013cm-3( 含 1×1011cm-3 和 1×1013cm-3) 的电子密度和 0.5eV 至 1.5eV( 含 0.5eV 和 1.5eV) 的等离子体电子温度的等离子体。 此外，对第一绝缘膜 103 进行的等离 子体氧化时间优选地是 60 秒或更长。 例如，等离子体处理在氧气氛中对半导体层进行 ； 氧氮化硅膜通过等离子体 CVD 方法形成 ；并且等离子体处理在氧气氛中再次进行，由此 可以形成第一绝缘膜 103。
浮栅 104 可以使用从钽 (Ta)、钨 (W)、钛 (Ti)、钼 (Mo)、铝 (Al)、铜 (Cu)、
铬 (Cr)、铌 (Nb) 等中选择的元素或包含这些元素中的任一个作为它的主要成分的合金或 化合物材料、采用单层结构或堆叠结构形成。 另外，可以使用通过将这些元素氮化获得 的金属氮化物膜。 此外，浮栅 104 可使用由掺杂有例如磷或类似的杂质元素的多晶硅代 表的半导体材料形成。 浮栅 104 可通过使用这些材料通过 CVD 方法、溅射方法或类似方 法来形成具有 1nm 至 200nm 的厚度的膜并且将膜图案化为期望形状而形成。
随后，使用浮栅 104 作为掩模，杂质元素添加到第一半导体层 101 和第二半导体 层 102，由此形成杂质区 121 和 122( 参见图 3C)。
在用于读取的第二半导体层 102 中形成的杂质区 122 起晶体管的 LDD( 轻掺杂漏 极 ) 的作用。 作为杂质元素，使用给予 n 型导电性的杂质元素或给予 p 型导电性的杂质 元素。 作为给予 n 型导电性的杂质元素，可以使用磷 (P)、砷 (As) 等。 作为给予 p 型 导电性的杂质元素，可以使用硼 (B)、铝 (Al)、镓 (Ga) 等。 这里，添加磷 (P) 作为杂 质元素。
这里，具有比稍后要形成的杂质区 108a 和 108b 低的杂质浓度的杂质区 121 在 第一半导体层 101 中形成，并且具有比稍后要形成的杂质区 109a 和 109b 低的杂质浓度 的杂质区 122 在第二半导体层 102 中形成 ；然而，杂质区 121 和 122 不是必须形成的。 当不形成杂质区 122 时，存储晶体管可能具有提供有偏置控制栅的结构 ；从而，防止存 储器的过度擦除，并且在擦除状态的存储晶体管可以保持在常关断状态。 如在该实施例 中描述的，通过形成杂质区 122 作为 LDD 区，可以提高存储晶体管对热电子的电阻性 (resistance) 和 ON 特性。 然后，在形成第二绝缘膜 105 以覆盖浮栅 104 后，控制栅 106 在第二绝缘膜 105 上形成 ( 参见图 3D 和图 4C)。
作为第二绝缘膜 105，例如氧化硅、氮化硅、氧氮化硅或氮氧化硅等包含氧或氮 的绝缘膜可以通过 CVD 方法、溅射方法、涂覆方法或类似方法形成。 第二绝缘膜 105 的 膜厚优选地是 10nm 至 100nm( 含 10nm 和 100nm)，并且更优选地 20nm 至 50nm( 含 20nm 和 50nm)。
控 制 栅 106 可 以 使 用 从 钽 (Ta)、 钨 (W)、 钛 (Ti)、 钼 (Mo)、 铝 (Al)、 铜 (Cu)、铬 (Cr)、铌 (Nb) 等中选择的元素或包含这些元素中的任一个作为它的主要成分 的合金或化合物材料、采用单层结构或堆叠结构形成。 另外，可以使用通过将这些元素 氮化获得的金属氮化物膜。 此外，控制栅 106 可通过使用由掺杂有例如磷或类似的杂质 元素的多晶硅代表的半导体材料通过 CVD 方法、溅射方法或类似方法形成膜并且将膜图 案化为期望形状而形成。 控制栅 106 可以使用这些材料通过 CVD 方法、溅射方法或类似 方法形成以具有 100nm 至 400nm 的厚度。
另外，如在图 3D 和图 4C 中图示的，通过形成控制栅 106 以覆盖浮栅 104 的侧 面，在浮栅 104 的侧面和控制栅 106 的侧面处产生电容并且写入电压可以降低。
此外，浮栅 104 的底面用第一绝缘膜 103 覆盖，并且其的顶和侧面用第二绝缘 膜 105 覆盖。 从而，在浮栅 104 中积累的电荷可以容易地保留，并且存储器的保留特性 可以提高。 在例如玻璃衬底等具有低热阻的衬底用作衬底 100 的情况下，仅可以使用约 600℃或更低的热处理 ；因此，在保留特性方面优选使用具有更简单的元件结构的包围浮 栅 104 的更小数量的绝缘膜。
接着，使用控制栅 106 作为掩模添加杂质元素到第一半导体层 101 和第二半导体 层 102，由此形成杂质区 108a 和 108b，以及杂质区 109a 和 109b，其每个充当源极或漏极 ( 参见图 3E)。
作为杂质元素，使用给予 n 型导电性的杂质元素或给予 p 型导电性的杂质元素。 作为给予 n 型导电性的杂质元素，可以使用磷 (P)、砷 (As) 等。 作为给予 p 型导电性的 杂质元素，可以使用硼 (B)、铝 (Al)、镓 (Ga) 等。 这里，添加磷 (P) 作为杂质元素。 此时，形成杂质区 108a 和 108b 以及杂质区 109a 和 109b 以具有比杂质区 121 和 122 高的 杂质浓度。
然后，在形成第三绝缘膜 107 以覆盖控制栅 106 后，第一导电膜 111、第二导电 膜 112 和第三导电膜 113 在第三绝缘膜 107 上形成 ( 参见图 3F 和图 4D)。
第三绝缘膜 107 可以使用例如氧化硅、氮化硅、氧氮化硅或氮氧化硅等包含氧 或氮的绝缘膜 ；例如 DLC( 类金刚石 ) 等包含碳的膜 ；由例如环氧树脂、聚酰亚胺、聚 酰胺、聚乙烯苯酚、苯并环丁烯或丙烯酸等有机材料形成的膜 ；或用例如硅氧烷树脂等 硅氧烷材料构成的膜、通过 CVD 方法、溅射方法、涂覆方法或类似方法形成。
注意硅氧烷材料是具有 Si-O-Si 键的材料。 硅氧烷具有由硅 (Si) 和氧 (O) 键形 成的骨架。 作为取代基，使用至少包含氢 ( 例如烷基团或芳香族碳氢化合物 ) 的有机基 团。 备选地，氟基团可用作取代基。 此外备选地，至少包含氢和氟基团的有机基团也可 用作取代基。通过使用包含有机材料或硅氧烷材料的膜形成第三绝缘膜 107，可以降低由 于半导体膜，栅电极等引起的不平坦性。 注意，由于湿气容易吸附进入并且穿过包含有 机材料或硅氧烷材料的膜，包含无机材料的膜优选地在半导体膜、栅极绝缘膜和栅电极 等和包含有机材料或硅氧烷材料的膜之间形成。 对于包含无机材料的膜，包含氮化硅、 氮氧化硅的膜等由于它对湿气的高阻挡效果是特别优选的。
第一导电膜 111 电连接到第一半导体层 101 的杂质区 108a 和 108b，第二导电膜 112 电连接到第二半导体层 102 的杂质区 109a ；第三导电膜 113 电连接到第二半导体层 102 的杂质区 109b。 具体地，蚀刻第一绝缘膜 103、第二绝缘膜 105 和第三绝缘膜 107 以 形成开口部，并且导电膜和半导体层通过该开口部电连接。
第一至第三导电膜 113 至 115 可以使用从铝 (Al)、钨 (W)、钛 (Ti)、钽 (Ta)、 钼 (Mo)、镍 (Ni)、铂 (Pt)、铜 (Cu)、金 (Au)、银 (Ag)、锰 (Mn) 和钕 (Nd)、碳 (C) 和硅 (Si) 选择的元素或包含这些元素中的任一个作为它的主要成分的合金或化合物材料 通过 CVD 方法、溅射方法或类似方法形成。 第一导电膜 111 至第三导电膜 113 可采用相 同工艺用相同的材料形成，或单独地形成。
在该实施例中，在第一导电膜 111 用作通过开口部与第一半导体层 101 接触并 且在假设写入和擦除使用 F-N 隧穿电流进行的条件下起重写线作用的导电膜的情况 ；然 而，可提供作为单独布线的导电膜。
根据上文的步骤，可以制造提供有存储晶体管的非易失性半导体存储器装置。
在该实施例中图示的存储晶体管的结构只是示例，并且可以采用各种已知的结 构。 例如，多个 LDD 区可在半导体层中形成，并且控制栅的侧面可提供有侧壁。 此外， 可应用多栅结构 ( 具有包括至少两个互相串联的沟道形成区的半导体膜和至少两个用于 分别施加电场到沟道形成区的栅电极的结构 ) 或双栅结构 ( 其中半导体层夹在上和下栅电极之间的结构 )。
在该实施例中描述的非易失性存储器中，通过分别提供用于写入操作和擦除操 作的半导体层和用于读取操作的半导体层，即使当写入操作和擦除操作重复进行时可以 抑制读取错误。
注意在该实施例中图示的存储晶体管可以与该说明书的其他实施例结合实现。
( 实施例 3)
参照图，该实施例描述提供有在上文实施例中描述的非易失性半导体存储器装 置并且其中数据可以无接触地输入和输出的半导体器件的应用示例。 其中数据可以无接 触地输入和输出的半导体器件根据它的使用模式也称为 RFID 标签、 ID 标签、 IC 标签、 IC 芯片、 RF 标签、无线标签、电子标签或无线芯片。
半导体器件 800 具有无接触传送数据的功能，并且包括高频电路 810、电源电路 820、复位电路 830、时钟发生电路 840、数据解调电路 850、数据调制电路 860、控制另 一个电路的控制电路 870、存储电路 880 和天线 890( 图 8A)。 该高频电路 810 接收来自 天线 890 的信号并且输出信号 ( 用天线 890 从数据调制电路 860 接收 )。 该电源电路 820 从接收的信号产生电源电势。 该复位电路 830 产生复位信号。 该时钟发生电路 840 基于 从天线 890 接收的信号输入生成各种时钟信号。 该数据解调电路 850 解调接收的信号并 且输出该解调的信号到控制电路 870。 该数据调制电路 860 调制从控制电路 870 接收的信 号。 作为控制电路 870，提供例如代码提取电路 910、代码判断电路 920、CRC 判断电路 930 和输出单元电路 940。 要注意到代码提取电路 910 提取包括在发送到控制电路 870 的 指令中的多个代码中的每个。 代码判断电路 920 通过比较提取代码与对应于基准的代码 判断指令的内容。 CRC 判断电路 930 基于判断的代码检测是否存在传输错误或类似的。
接着，描述上文描述的半导体器件的操作的示例。 首先，无线电信号通过天线 890 接收。 该无线电信号经由高频电路 810 传送到电源电路 820，并且产生高的电源电势 ( 在下文中称为 VDD)。 该 VDD 供应给包括在半导体器件 800 中的每个电路。 经由高 频电路 810 传送到数据解调电路 850 的信号被解调 ( 在下文中该信号称为解调信号 )。 此 外，已经经由高频电路 810 经过复位电路 830 和时钟发生电路 840 的信号和解调信号传送 到控制电路 870。 传送到控制电路 870 的信号由代码提取电路 910、代码判断电路 920、 CRC 判断电路 930 等分析。 然后，基于分析的信号，输出存储在存储电路 880 中的半导 体器件中的信息。 半导体器件的输出信息经过输出单元电路 940 并且被编码。 此外，半 导体器件 800 的编码信息经过数据调制电路 860 并且由天线 890 传送。 注意在包括在半 导体器件 800 中的多个电路中低的电源电势 ( 在下文中称为 VSS) 是共有的，并且 GND 可以用作 VSS。 在半导体器件 800 中，在上文的实施例中描述的非易失性半导体存储器 装置可以应用于存储电路 880。
当信号从读出器 / 写入器传送到半导体器件 800 并且从半导体器件 800 传送的信 号采用该方式由读出器 / 写入器接收时，可以读取在半导体器件中的数据。
此外，半导体器件 800 可以是其中不包括电源 ( 电池 ) 并且电源电压通过使用电 磁波供应到电路的一个器件。 半导体器件 800 还可是其中包括电源 ( 电池 ) 并且电源电 压通过使用电源或电磁波和电源两者供应到每个电路的一个器件。
接着，描述能够无接触地输入和输出数据的半导体器件的用途的示例。 包括显示部分 3210 的便携式终端的侧面提供有读出器 / 写入器 3200。 产品 3220 的侧面提供有 半导体器件 3230( 参见图 8B)。 当将读出器 / 写入器 3200 拿到包括在产品 3220 中的半 导体器件 3230 附近时，显示部分 3210 显示关于产品的信息，例如它的材料、它的产地、 每个生产步骤的检查结果、分配处理的历史，以及进一步的产品的说明等。 此外，当产 品 3260 由输送带输送时，产品 3260 可以通过使用读出器 / 写入器 3240 和半导体器件 3250( 产品 3260 提供有该半导体器件 3250) 检查 ( 参见图 8C)。 当半导体器件在系统中 采用该方式使用时，信息可以容易地获得，并且获得更高的性能和更高的附加值。
此外，在该实施例中描述的非易失性半导体存储器装置可以在各种领域中包括 存储器的电子器件中使用。 例如，本发明的非易失性半导体存储器装置应用的电子器件 可是例如摄像机、数码相机等拍摄装置、护目镜型显示器 ( 头戴式显示器 )、导航系统、 声音重放装置 ( 汽车音频装置、音频部件或类似的 )、计算机、游戏机、便携式信息终端 ( 移动计算机、便携式电话、便携式游戏机、电子书或类似的 )，包括记录介质的图像重 放装置 ( 具体地，播放例如 DVD( 数字通用光盘 ) 等记录介质并且具有可以显示图像的显 示器的装置 ) 或类似的。 这些电子器件的具体示例在图 9A 至 9E 中示出。
图 9A 和 9B 示出数码相机。 图 9B 是图 9A 的背面视图。 该数码相机包括外壳 2111、显示部分 2112、镜头 2113、控制键 2114、快门释放按钮 2115 等。 此外，该数码 相机包括可抽取非易失性存储器 2116，使用数码相机拍照的数据存储在其中。 在该实施 例中描述的非易失性半导体存储器装置可以应用于该存储器 2116。 图 9C 示出便携式电话，其是便携式终端的代表示例。 该便携式电话包括外 壳 2121、显示部 2122、操作键 2123 等。 此外，该便携式电话包括可抽取非易失性存储 器 2125。 例如该便携式电话的电话号码等数据、图像、音乐数据等可以存储在存储器 2125 中并且重放。 在该实施例中描述的非易失性半导体存储器装置可以应用于该存储器 2125。
此外，图 9D 示出数字播放器，其是音频装置的代表示例。 在图 9D 中示出的数 字播放器包括主体 2130、显示部 2131、存储部 2132、操作部 2133、耳机 2134 等。 注意 头戴式耳机或无线耳机可以代替耳机 2134 使用。 在该实施例中描述的非易失性半导体存 储器装置可以作存储部 2132 用。 例如，当使用具有 20 至 200 千兆字节 (GB) 存储容量 的 NAND 型非易失性存储器并且操作操作部 2133 时，图像和声音 ( 音乐 ) 可以存储和重 现。 注意当在显示部 2131 中的黑色背景上显示白色符号时，可以抑制功耗。 这在便携 式音频装置中是特别有效的。 注意在存储部 2132 中提供的非易失性半导体存储器装置可 以是可抽取的。
此外，图 9E 示出电子书 ( 也称为电子纸 )。 该电子书包括主体 2141、显示部 2142、操作键 2143 和存储部 2144。 调制解调器可嵌入主体 2141，或可采用其中信息可 以无线传送和接收的结构。 使用本发明形成的非易失性半导体存储器装置可以作存储部 2144 用。 例如，可以使用具有 20 至 200 千兆字节 (GB) 存储容量的 NAND 型非易失性 存储器。 另外，当操作操作键 2143 时，图像或声音 ( 音乐 ) 可以记录并且重现。 注意 在存储部 2144 中提供的非易失性半导体存储器装置可以是可抽取的。
从而，在上文的实施例中描述的非易失性半导体存储器装置具有非常广范围的 应用，并且可以在各种领域中包括存储部的电子器件中使用。
[ 示例 1] 在该示例中，描述在上文的实施例中图示的非易失性半导体存储器装置的重写特性。 首先，作为将要在该示例中描述的非易失性半导体存储器，制造在衬底 100 上 提供有两个半导体层的存储晶体管 ( 其的结构在图 1A 和 1B 以及 2A 和 2B 中图示 )。
具体地，玻璃衬底用作衬底 100。 具有 50nm 厚度的氮氧化硅 (SiNxOy， x ＞ y ＞ 0) 膜和具有 100nm 厚度的氧氮化硅 (SiOxNy， x ＞ y ＞ 0) 膜通过 CVD 方法在玻璃衬 底上顺序形成。
第一半导体层 101 和第二半导体层 102( 其的每个具有岛状 ) 用多晶硅膜形成。 该多晶硅膜采用下列方式形成。 首先，具有 66nm 厚度的非晶硅膜使用甲硅烷作为源气体 通过 CVD 方法形成。 然后，热处理在 500℃进行一个小时并在 550℃进行四个小时，由 此氢从非晶硅膜中释放。 接着，该非晶硅膜用 YVO4 激光器的二次谐波 (532nm 的波长 ) 束照射，由此结晶以形成多晶硅膜。作为 YVO4 激光器，使用泵浦连续波激光的半导体激 光器 (LD)。 然后，该多晶硅膜通过蚀刻处理成期望的形状，由此形成第一半导体层 101 和第二半导体层 102( 参见图 3A 和图 4A)。
然后，为了形成第一绝缘膜 103，首先在第一半导体层 101 和第二半导体层 102 上进行高密度等离子体氧化。 然后，具有 9nm 厚度的氧氮化硅膜使用甲硅烷 (SiH4) 气 体和一氧化二氮 (N2O) 气体作为源气体通过等离子体 CVD 设备形成。 源气体的气体质 量流比是 SiH4 ∶ N2O ＝ 1 ∶ 800，并且等离子体激发在下列条件下进行 ：高频功率是 150W(60MHz 的频率 ) ；成膜温度 ( 衬底温度 )，400℃ ；在处理腔中的压强，40Pa ；和 电极间隔，28mm。 在氧氮化硅膜形成后，再次进行高密度等离子体氧化。 通过上文的 步骤，形成第一绝缘膜 103。 接着，具有 30nm 厚度的钨膜通过溅射设备在第一绝缘膜 103 上形成。 该钨膜通过蚀刻处理成预定形状，由此形成要成为浮栅 104 的导电膜。 然 后，磷 (P) 通过等离子体掺杂设备添加到第一半导体层 101 和第二半导体层 102，由此形 成杂质区 121 和 122。 作为源气体，使用用氢稀释的 PH3( 参见图 3B 和 3C 以及图 4A 至 4D)。
接着，第二绝缘膜 105 形成以覆盖浮栅 104。 这里，具有 50nm 厚度的氧氮化硅 膜通过等离子体 CVD 设备形成。 具有 30nm 厚度的氮化钽膜和具有 370nm 厚度的钨膜通 过溅射设备在第二绝缘膜 105 上堆叠。 这些堆叠的膜被蚀刻以形成控制栅 106。 然后， 使用控制栅 106 作为掩模通过等离子体掺杂设备将磷添加到第一半导体层 101 和第二半导 体层 102。 作为源气体，使用用氢稀释的 PH3。 通过上文的步骤，杂质区 108a 和 108b 以 及杂质区 109a 和 109b 分别在第一半导体层 101 和第二半导体层 102 中形成 ( 参见图 3D 和 3E 以及图 4C)。
然后，具有 50nm 厚度的氧化硅膜、具有 100nm 厚度的氧氮化硅膜和具有 600nm 厚度的氧化硅膜堆叠作为第三绝缘膜 107 以覆盖控制栅 106。 在氧化硅膜形成之后，在氮 气氛中在 550℃进行热处理，由此激活已经添加到杂质区 108a、108b、109a、109b、121 和 122 的磷。 然后，开口在绝缘膜 103、105 和 107 的堆叠中形成，并且具有多层结构 ( 其包括具有 60nm 厚度的钛膜、具有 40nm 厚度的氮化钛膜、具有 500nm 厚度的纯铝膜 和具有 100nm 厚度的钛膜 ) 的导电膜通过溅射设备形成。 该堆叠膜通过蚀刻处理成期望
的形状，由此形成导电膜 111 至 113。 通过上文的步骤，制造该示例的存储单元 ( 参见图 3F 和图 4D)。
此外，作为用于比较的常规示例，如在图 5 以及图 6A 和 6B 中图示的，形成在 衬底 100 上提供有一个半导体层的存储晶体管。 注意浮栅 104、控制栅 106、第一绝缘膜 103、第二绝缘膜 105 等使用相同的材料形成并且具有相同的膜厚。
随 后， 在 图 1A 和 1B 以 及 图 2A 和 2B 中 图 示 的 结 构 中， 在 写 入 时， +6.0V、 -6.0V、 +6.0V 和 +6.0V 的电压分别施加到控制栅 106、第一导电膜 111、第二导 电膜 112 和第三导电膜 113 ；然后，在擦除时， -7.0V、 +7.0V、 -7.0V 和 -7.0V 分别施加 到控制栅 106、第一导电膜 111、第二导电膜 112 和第三导电膜 113，使得 F-N 隧穿电流 在第一半导体层 101 和浮栅 104 之间产生，由此进行写入和擦除。
在另一方面，在图 5 以及图 6A 和 6B 中图示的结构 ( 比较示例 ) 中，在写入 时，+7.0V、-7.0V 和 -7.0V 的电压分别施加到控制栅 106、第二导电膜 112 和第三导电膜 113 ；然后，在擦除时， -8.3V、 +8.3V 和 +8.3V 分别施加到控制栅 106、第二导电膜 112 和第三导电膜 113，使得 F-N 隧穿电流在半导体层 131 和浮栅 104 之间产生，由此进行写 入和擦除。
注意读取通过分别施加 0V、0V 和 1V 的电压到第一导电膜 111、第二导电膜 112 和第三导电膜 113 进行。
图 10 图示在存储晶体管中互导 (gm) 关于在该示例的存储元件和比较示例的存 储元件中的写入和擦除的次数的变化。
如在图 10 中图示的，在比较示例的结构 ( 图 5 以及图 6A 和 6B) 中，互导 (gm) 在通过重复写入和擦除大约 1×103 次时和之后减小。 在另一方面，在该示例的结构 ( 参 见图 1A 和 1B 以及图 2A 和 2B) 中，即使写入和擦除重复进行，互导 (gm) 不减小并且维 持不变。 因此，采用在图 1A 和 1B 以及图 2A 和 2B 中图示的结构的应用，可以控制互导 (gm) 的减小，并且即使写入和擦除重复进行，可以抑制记录数据的读取错误。
该 申 请 基 于 在 2008 年 5 月 16 日 向 日 本 专 利 局 提 交 的 日 本 专 利 申 请 序 列 号 2008-129961，其的全部内容通过引用结合于此。