高压截断半导体器件 本发明涉及一种用于截断高压能保护半导体器件内部部件免遭高压电源Vcc所产生的冲击的半导体器件。
一般地，在电源端与内部电路之间采用一种静电放电保护电路，以保护半导体芯片的内部部件不致受到由电源端施加的不稳定高压的影响。
图1是一种常规半导体芯片的方框图，表示一静电放电保护电路，其结构为在连接电源Vcc 11与内部电路13的电流通路上的电阻R1两端，介于电流通路和地Vss之间，各形成一个厚膜晶体管T1和薄膜晶体管T2的通道。
电源端11的晶体管T1是个厚膜晶体管，它可以保护内部电路不受高于10V的外部冲击的影响，但不能避开7～10V的外部冲击。在常规的半导体芯片内稳定供电电压5V的情况下，芯片设计为保护其内部电路免受高于5V的约8V的供电电压的影响，这将导致半导体器件的高阈值电压、降低器件的工作速度，又因不能缩短这种常规器件的沟道长度，使得不能根据这种技术获得高集成度的半导体器件。
本发明的一个目的在于提供一种用于截断高压的半导体器件，能防止几伏地不稳定供给电压传送给半导体芯片的内部部件，并提供其集成度和电特性。
为达到上述目的，本发明提供一种高压截断的半导体器件，它包括一个形成在电源端和半导体的内部电路间的电流通路上的静电放电保护电路，以在由电源端施加不稳定的供给电压时防止高于几伏的不稳定供给电压传送给内部电路。该半导体器件包括：形成于所述静电放电保护电路和内部电路间的电流通路上的恒压装置，以防止不能被所述静电放电保护电路截断的几伏的不稳定电压送至内部电路。
本发明的另一方面，一种高压截断的半导体器件，它包括形成在电源端和半导体的内部电路间的电流通路上的静电放电保护电路，以在由电源端施加不稳定的供给电压时，防止高出几伏的不稳定供给电压传送给内部电路，该半导体器件包括：一块半导体衬底；在该半导体衬底的预定部分上掺以P型杂质的P阱；在所述P阱的预定部分上掺以高浓度的N型杂质的N+区；具有多个接触孔的第一绝缘层，使露出所述N+区和P阱的预定部分；构图于所述第一绝缘层上，靠离子注入调整而具有预期电阻的第一和第二多晶硅层；具有多个接触孔的第二绝缘层，使露出所述第一绝缘层的接触孔和所述第一和第二多晶硅层的最外端；以及一个导电层，通过所述第二绝缘层的各接触孔，分别使所述静电放电保护电路与所述第一多晶硅层连接，使所述第一多晶硅层、N+区和第二多晶硅层相互连接，并使所述第二多晶硅层、P阱和地电势端相连接。
图1是根据常规技术的半导体芯片的方框图；
图2是根据本发明的半导体芯片的示意方框图；
图3是根据本发明一优选实施例的恒压电路的电路图；以及
图4是按本发明的该优选实施例的恒压电路的剖面图。
现在参照图2～图4说明本发明的一优选实施例。
图2是根据本发明的半导体芯片的方框图。如图2所示，电源端21的供给电压Vcc通过静电放电保护电路22和恒压电压23传送至内部电路24。在由电源端21提供的电压是高于10V的不稳定供给电压的情况下，该电压被静电放电保护电路22截断，而当不稳定电压为几伏时，在恒压电路23被截断，以保护内部电路24。
图3是根据本发明一优选实施例的恒压电路的电路图。如图3所示，结点N1被形成在使静电放电保护电路与内部电路相连接的电流通路上，并形成一齐纳二极管，其负极接于结点N1，其正极接到地电位Vss。
此外，在静电放电保护电路与结点N1间的电流通路上形成电阻R1，在齐纳二极管D与地电位Vss间的电流通路与结点N1之间形成电阻R2。此刻，该静电放电保护电路与图1所示的相像，该电路的说明，因上面已有描述，而略去。
在这类恒压电路中，设计齐纳二极管D工作在高于7V，若给电路施加稳定的供给电压，如5V，齐纳二极管D截止，使供给电压完整地施加至内部电路。若供给电压变得不稳定，如高于7V的高压施加给电路，齐纳二极管D靠击穿特性而导通，降低施加给内部电路的电压，因而保护内部电路防止高的供给电压的影响。
若齐纳二极管D导通，电压降至5V，齐纳二极管D再次截止，将5V供给内部电路。
本发明的优选实施例的说明是大约4M和16M的集电器件，用5V作稳定供给电压，随着半导体器件集成度逐渐增大，当需要3.3V或以下的供给电压时，将齐纳二极管的工作电压设计为低于7V，以保护内部电路。
图4是描绘如何将这种恒压电路设置于半导体芯片内部的剖面图，现在参照图4说明恒压电路的结构和制造方法。
恒压电路包括：在一块半导体衬底41表面的预定部分形成的P阱42；在P阱表面的预定部分形成的N+区43；具有接触孔并通过该接触孔露出P阱42和N+区43的预定部分的氧化物层44；构图于氧化物层44上靠离子注入调节其预期电阻的第一和第二多晶硅层46a和46b；具有接触孔并通过该接触孔露出氧化物层44的接触孔及第一、第二多晶硅层46a、46b的最外端的硼磷硅玻璃(BPSG)层45；以及一金属层47，通过BPSG层各接触孔，分别使静电放电保护电路与第一多晶硅层46a连接，使第一、第二多晶硅层46a、46b与N+区43相互连接，并使第二多晶硅层46b、P阱42与地电势相互连接。
在此结构中，N+区43与P阱42呈PN结二极管的构成，第一和第二多晶硅层46a和46b呈电阻构成。
电压调节电路的制造步骤如下：
首先，通过掩模工艺和离子注入，在一块半导体衬底上形成一P阱42，再在该P阱42上形成N+结层43。
此后，连续淀积氧化物层44和多晶硅层46，再进行离子注入，以使离子注入多晶硅层46，来控制多晶硅层46的预期电阻。随后，使多晶硅层46经掩模工艺和刻蚀工艺，形成多晶硅图形；并且，形成在所得结构的整个表面上作为用于平整化的绝缘层BPSG层45，经掩模工艺和刻蚀工艺，露出N+结层43和P阱42的预定部分和多晶硅图形的预定部分，以备金属接触。
对其实行退火处理，并在所得结构整个表面上形成金属层47。实施掩模和刻蚀工艺，完成金属图形。
在上述结构中，具有经离子注入调节的电阻的多晶硅层46是电阻的构成，N+结层43和P阱42呈NP二极管的构成。此N+/P阱结构设计为工作在7V以上。
如上所述，本发明采用具有齐纳二极管的恒压电路，可防止不能被静电放电保护电路截断的几伏的不稳定供给电压施加于内部电路，并借助使用带齐纳二极管的恒压电路，允许稳定的供给电压施加于内部电路，以增强半导体器件的特性。根据本发明，可缩短形成内部电路的晶体管沟道长度，对半导体器件的高集成化极为有效。
虽然，为了解释之目的已公开了本发明的优选实施例，但本领域的技术人员应明了，在不脱离所公开的本发明范畴和精神前提下可做出各种各样的改型、添加和替换。