加法电路 本发明涉及加法电路，具体说涉及对多值数据进行相加的低耗电多值加法器以及利用电容耦合的加权加法电路。
在现有的数字电路中，一般使用基于二进制逻辑的二进制数字系统。然而，在二进制数字系统集成化的场合，为了用二进制表示数据，其连线数会增加，在其内部布线所占的比例可达70～90％。因此，很难制成具有高速、高可靠性和低耗电的芯片。
于是，为了解决这一问题对使数据多值化的基于多值逻辑的数字系统进行了研究。
作为其一例，在图18上示出SD(带符号数字)数制的SD数多值加法器的构成。另外，图18所示的SD数加法器是设为4进制SD数的多值加法器，示出地仅是其3位部分的结构。
SD数制是对称R进制数表示的一种，其与对称R进制数不同点是R也可是偶数，各位值ai的取值在以下的范围。另外，不论R为奇数(R＝2K+1，K为正整数)还是偶数(R＝2K，K为大于2的正整数)都成立。ai∈{-(K+1)，-K，... ，-1，0，1，...，K，(K+1)}
其中，SD数的多值的2数X＝(xn-1，xn-2，...x0)，Y＝(yn-1，yn-2，...y0)的加法可按下面的3个步骤进行。
第1步，求出各多值输入位相互的线性“相加和”Zi。线性“相加和”zi由下式表示。
zi＝xi+yi (1)但是，zi∈{-2(K+1)，...，0，...，2(K+1)}。
第2步，由线性“相加和”zi求出“中间和”wi和进位ci。线性“相加和”与“中间和”wi的关系以下式表示。
Rci+wi＝zi (2)
由式2可见，线性“相加和”除以进数R时的商为进位ci。此进位ci为ci∈{-1，0，1}，此时的余数相当于“中间和”wi。但是，假如考虑余数是负值的范围，可以求出使余数的绝对值为最小的进位ci。
第3步，求出“中间和”与其低位位的进位Ci-1的线性“相加和”si。此线性“相加和”si由下式表示。
si＝wi+ci-1 (3)
此式(3)所示的线性“相加和”si是i位的最后输出。
上述的第1步至第3步可由图18所示的构成顺次执行。第1步由加法器101、102、103...执行，并由加法器101，102，103...分别输出线性“相加和”zi-1、zi、zi+1...。此线性“相加和”zi-1、zi、zi +1...输入到SD数的全加器(SDFA)111、112、113、于其中执行上述的第2步，输出“中间和”wi-1、wi、wi+1和进位ci-1、ci、ci+1。之后，利用线性加法器121、122、123执行上述的第3步。由此可以由线性加法器121、122、123分别得出...(i-1)位、i位、(i+1)位...的最后输出si-1、si、si+1。
这种加法器101、102、103...、全加器111、112、113，以及现有线性加法器121、122、123是由电流型电路构成。因此，可以通过连线构成加法单元及线性加法器。这种由电流型电路构成的SD数的并行加法器的构成如图19所示。在这种并行加法器中，执行第1步的加法单元利用连线141、142、143执行，第2步利用全加器151、152、153执行，执行第3步得到最后输出的线性加法器利用连线161、162、163执行。
现有的SD数的多值加法器是由电流型电路构成，并通过电流的流入和流出进行运算。因此，存在耗电大的缺点。
计算机科学的数字技术随着微细加工技术的进步而得到显著的进展，其设备的投资金额正在以加速度增加，现在模拟技术及模拟数字混合技术受到注目。因此，本申请人在特开平06-195483号公报、特开平06-215164号公报、特开平06-231286号公报、特开平06-243270公报、特开平06-013982号公报等之中提出电容耦合加权加法电路及应用此种电路的乘法电路。
图24示出的是此种乘法电路的一例。在其中一度将模拟输入电压Ai保持在取样保持电路SH中，其输出就通过多路转换器MUX1～MUXn导向多个电容器C1～Cn。C1～Cn构成将其输出合并起来的电容耦合，各电容器C1～Cn具有对应于2进制数的各位的权重的电容。因此，通过切换各多路转换器可以对模拟电压Ai进行2进制数相乘的乘法运算。多路转换器MUX1～MUXn连接于SH输出或参考电压VREF，对数值为“0”的位选择VREF。电容耦合的输出连接于由奇数级的CMOS反相器串联而成的反相放大电路I2，I2的输出通过反馈电容器连接到输入端。另一方面，取样保持电路SH将由奇数级的CMOS反相器串联而成的反相放大电路I1连接到输入电容器的输出端，I1的输出通过反馈电容器CF1与其输入端连接。
设上述电容器CI、CF的电容相等，取样保持电路SH在CI中保持与Ai对应的电荷，Ai的反向电压，即电源电压，设为Vd时，输出为(Vd-Ai)。
多路转换器以下的电路构成乘法电路MUL，如果用Bi(i＝1～7：Ai一侧时为“0”，VREF一侧时为“1”)表示多路转换器的状态，则乘法电路MUL的输出电压可表示为式(1)：
其中，由于反向放大电路I1、I2包含由反馈电容器CF1、CF2组成的反馈回路，内部设置有利用相位补偿及增益补偿的振荡防止电路。但是，从取样保持电路SH来看，连接到Ai的C1～Cn根据乘数而变化，电容负荷会发生变动。这可能影响取样保持电路的特性而使上述振荡防止电路不能发挥其作用。
本发明的目的是提供低耗电的SD数的多值加法器。
本发明另一目的是要提供一种可对前级电路电容负荷的变动进行抑制的加权加法电路。
为达到上述目的，本发明的多值加法器包括由将运算位数并行设置并对多值输入的各位进行相加的全加器组成的并行加法单元、和将该并行加法单元各自输出的一个低位位的进位输出同该位的“中间和”输出相加而生成该位的多值输出的设置了运算位数的输出加法单元；上述各个全加单元包括对两个多值输入的该位进行相加的加法单元、对该加法单元的输出进行量化的量化单元、以及将该量化单元的输出转换为“中间和”输出和进位输出的逻辑转换单元；而上述全加单元的加法单元、上述量化单元、上述逻辑转换单元、及上述输出加法单元由电压型电路构成。
在上述多值加法器中，上述加法单元包括电压型反相放大器、将上述两个多值输入分别加到上述反相放大器输入端的第1及第2电容器、在上述反相放大器的输入端施加补偿电压的第3电容器、以及将上述反相放大器的输入和输出之间连接起来的第4电容器。
另外，上述量化单元具有把从上述加法单元输出的多值数以可表示的最低限度的位数输出的与该位数相等的阈值电路，向此阈值电路中输入由上述加法单元输出的线性“相加和”信号和输出高位位的的前级阈值电路的输出位信号。
上述阈值电路包括与输入信号数相等的电容器及识别通过该电容器输入的信号的“相加和”电平的电压型识别电路。
此外，上述逻辑转换单元包括由将上述量化单元输出的量化数据按转换表进行转换的逻辑单元和利用由该逻辑单元输出的“中间和”数据和进位数据输出“中间和”信号和进位信号的数字模拟转换单元。
此外，上述输出加法单元还包括电压型反相放大器、将上述逻辑转换单元输出的“中间和”信号和进位信号分别加到上述反相放大器的输入端的第5和第6电容器、对上述反相放大器的输入端施加补偿电压的第7电容器、以及在上述反相放大器的输入和输出端之间进行连接的第8电容器。
此外，在本发明的多值加法器中设置有刷新装置，此刷新装置由在上述并行加法单元及输出加法单元的输入边设置的电容器的输入边端子上施加参考电压的第1开关装置和在上述并行加法单元及输出加法单元的反相放大器的输入和输出端之间进行连接的电容器的输出边端子上施加参考电压的第2开关装置构成。
此外，在本发明的多值加法器中设置有休眠装置，此休眠新装置由在上述并行加法单元及输出加法单元的输入边设置的电容器的输入边端子上施加接地电压的第1开关装置和在上述并行加法单元及输出加法单元的反相放大器的输入和输出端之间进行连接的电容器的输出边端子上施加接地电压的第2开关装置。
根据本发明的多值加法器，系由电压型电路构成的加法单元、量化单元、逻辑转换单元和输出加法单元构成，所以几乎无电流流过，并行加法单元几乎不消耗电力。因此，可以得到耗电极低的SD数的多值加法器。
另外，如果使构成多值加法器的各单元具备休眠功能，可进一步降低能耗。并且，如果使使构成多值加法器的各单元具备刷新功能，则可使电容器上残留的电荷放出，从而可消除残留电荷的有害作用。
本发明的加权加法电路对电容耦合以并联方式连接可变的附加电容负荷，并根据电容耦合的负荷状况控制附加电容负荷。
图1示出本发明的多值加法器的实施方式的一个构成例。
图2示出本发明的多值加法器的实施方式的并行加法单元的构成例。
图3示出本发明的多值加法器的实施方式的并行加法单元的加法单元的构成。
图4示出本发明的多值加法器的实施方式的并行加法单元的量化单元的构成。
图5示出本发明的多值加法器的实施方式的并行加法单元的详细的量化单元的构成。
图6是示出本发明的多值加法器的实施方式的线性“相加和”、量化单元输出、逻辑转换单元输出之间的相互关系的图表。
图7示出本发明的多值加法器的实施方式的4进制场合的量化单元、以及逻辑转换单元的构成。
图8示出本发明的多值加法器的实施方式的4进制场合的逻辑单元单元的详细构成。
图9是示出本发明的多值加法器的实施方式的4进制场合的量化单元的输出、“中间和”数据、“中间和”、进位数据以及进位之间的相互关系的图表。
图10示出本发明的多值加法器的实施方式的4进制场合的第1个DA转换器的详细构成。
图11示出本发明的多值加法器的实施方式的4进制场合的第2个DA转换器的详细构成。
图12示出本发明的多值加法器的实施方式的4进制场合的第1个DA转换器另外一种详细构成。
图13示出本发明的多值加法器的实施方式的4进制场合的第2个DA转换器另外一种详细构成。
图14示出本发明的多值加法器的实施方式的4进制场合的多值输入及多值输出的数值的对应电位的一例。
图15示出本发明的多值加法器的实施方式的4进制场合的线性“相加和”的数值对应电位的一例。
图16示出本发明的多值加法器的实施方式的4进制场合的“中间和”及进位的数值的对应电位的一例。
图17示出本发明的多值加法器中具有刷新功能及休眠功能的加法电路。
图18示出多值加法器的构成。
图19示出现有的电流型多值加法器的构成。
图20为示出本发明的加权加法电路的一实施例的电路图。
图21为示出同一实施例的附加电容负荷的电路图。
图22为示出同一实施例的负荷特性的曲线图。
图23为示出另外的附加电容负荷的负荷特性的曲线图。
图24为示出现有的加权加法电路的电路图。
本发明的实施方式
图1示出本发明的SD数的多值加法器的实施方式的构成。但是，在图1中只示出关于(i-1)位及i位2位部分加法的构成。
在图1中，SD数的多值的2个数X＝(xn-1，xn-2，...x0)，Y＝(yn-1，yn-2，...y0)的加法中的(i-1)位的多值输入被输入到并行加法单元(SDA)1-(i-1)，并对作为2个数X、Y的(i-1)位的线性“相加和”zi-1(zi-1＝xi-1+yi-1)进行运算。并且，利用线性“相加和”zi-1对“中间和”wi-1和进位ci-1进行运算。线性“相加和”zi-1和“中间和”wi-1的关系变为Rci-1+wi-1＝zi-1。其中的R为进位数。
另外，i位的加法运算，作为2个数X、Y的i位的xi、yi输入并行加法单元(SDA)1-i并对其线性“相加和”zi(zi＝xi+yi)进行运算。并且，利用线性“相加和”zi对“中间和”wi和进位ci进行运算。线性“相加和”zi和“中间和”wi的关系变为Rci+wi＝zi。其中的R为进位数。
由并行加法单元1-(i-1)输出的“中间和”wi-1提供给输出加法单元2-(i-1)并与由(i-2)位的并行加法单元输出的进位ci-1相加而输出(i-1)位的多值的最后输出si-1。
由并行加法单元1-i输出的“中间和”wi提供给输出加法单元2-i与从(1-i)位的并行加法单元1-(i-1)输出的进位ci-1相加而输出i位的多值的最后输出si。
另外，线性“相加和”zi-1、zi用进位数R除时所得的商为进位ci-1、ci。此ci-1、ci是ci-1∈{-1，0，1}、ci∈{-1，0，1}，此时的余数相当于“中间和”wi-1、wi。但是，假设也考虑余数为负值的范围，可通过运算求出进位ci-1、ci使余数的绝对值最小值。
此外，如图所示，输出加法单元2-(i-1)、2-i做成为电压型电路，包括做成为CMOS反相器的反相放大器A1、连接到反相放大器A1的输入边的2个电容器C1、C2和连接在反相放大器A1的输入输出之间的电容器C3。另外，电容器C1、C2和C3的电容值的比率为1∶1∶1。
并行加法单元如上所述按每一位设置，在做成n位的多值加法器的场合下，并行设置n个并行加法单元1-1～1-n。此并行加法单元的构成如图2所示。但是，图2所示的并行加法单元是以i位的并行加法单元1-i为例，本发明的多值加法器的n个并行加法单元的构成完全相同。
图2所示的并行加法单元的构成包括对作为2个数X、Y的i位的xi、yi的线性“相加和”-zi进行运算的加法单元10、对线性“相加和”-zi进行量化的量化单元11和通过对已量化的数据进行逻辑转换而输出“中间和”wi和进位ci的逻辑转换单元12。
加法单元10的构成如图3所示，加法单元10做成为电压型电路，包括做成为CMOS反相器的反相放大器A11、连接到反相放大器A11的输入边的3个电容器C11、C12、C13和连接在反相放大器A11的输入输出之间的电容器C14。另外，电容器C1、C2、C3和C4的电容值的比率为1∶1∶2∶2。在电容器C11、C12上分别施加2个数X、Y的i位的xi、yi，而在电容器C13上施加调节线性“相加和”-zi的电压电平用的补偿电压Voff。关于此补偿电压Voff的电压电平见后述。另外，虽然加法单元10的输出是经过反相的线性“相加和”-zi，但因为加法单元以后所进行运算对最后输出没有影响，所以没有什么关系。
另外，量化单元11也做成为电压型电路。此量化单元11的构成如图4所示。在图4中所示的例子是多值输入X、Y为4进制的场合的量化单元11的构成。
此处，在X、Y为4进制的场合，进行4ci+wi＝zi运算并由逻辑转换单元12输出“中间和”wi和进位ci，而多值X、Y为4进制(K＝2)的场合，各位值ai的范围可表示为
ai∈{-(K+1)，-K，...，-1，0，1，...，K，(K+1)}多值输入x1、y1为
xi∈{-3，-2，-1，0，1，2，3}
yi∈{-3，-2，-1，0，1，2，3}所以，线性“相加和”-zi取值范围为
zi∈{-6，-5，-4，-3，-2，-1，0，1，2，3，4，5，6}
此处，“中间和”wi和进位ci可根据线性“相加和”zi的范围以下述方式确定。
2≤zi时 wi＝zi-4，ci＝1
-1≤zi≤1时 wi＝zi，ci＝0
zi≤-2时 wi＝zi+4，ci＝-1即线性“相加和”zi、“中间和”wi和进位ci的关系如图6中的图表所示。
于是，在量化单元11中，可输出与图6的图表中所示的线性“相加和”zi对应的b3、b2、b1、b0的4位的数据而量化。为得到此4位的数据，如图4所示，备有4个阈值电路21、22、23和24。第1阈值电路21输出最高位位(最高有效位MSB)b3，第2阈值电路22输出第2位b2，第3阈值电路23输出第3位b1，而第4阈值电路24输出最低位位(最低有效位LSB)b0。
在图5中示出第1阈值电路21至第4阈值电路24的详细电路图的一例。如此图所示，第1阈值电路21至第4阈值电路24是利用电压而动作的电压型电路。
第1阈值电路21包括一端加有线性“相加和”zi的电容器C21a、一端加有电源电压Vdd的电容器C21b、一端加有接地电位的电容器C21c、为构成反相器而级联连接的p沟道MOS型场效应晶体管(FET)T11及n沟道的MOSFET T12。这两个MOSFET T11和T12的栅互相连接，并且此部分同电容器C21a、C21b、C21c的另一端连接。在此场合，p MOSFET T11和n MOSFETT12的源之间所加的电源电压Vdd的1/2设计为反相器的阈电压。也即当反相器的输入电位不超过Vdd/2时，MSBb3为“1”，而当输入电位超过Vdd/2时则反转为“0”。
第2阈值电路22包括一端加有线性“相加和”zi的电容器C22a、一端加有由第1阈值电路21输出的MSB b3的电容器C22b、一端加有电源电压Vdd的电容器C22c、一端加有接地电位的电容器C22d、为构成反相器而级联连接的p沟道MOSFET T21及n沟道的MOSFET T22。这两个MOSFET T21和T22的栅互相连接，并且此部分同电容器C22a、C22b、C22c、C22d的另一端连接。在此场合，p MOSFET T21和n MOSFET T22的源之间所加的电源电压Vdd的1/2设计为反相器的阈电压。也即当反相器的输入电位不超过Vdd/2时，第2位b2为“1”，而当输入电位超过Vdd/2时则反转为“0”。
第3阈值电路23包括一端加有线性“相加和”zi的电容器C23a、一端加有由第1阈值电路21输出的MSB b3的电容器C23b、一端加有由第2阈值电路22输出的第2位b2的电容器C23c、一端加有电源电压Vdd的电容器C23d、一端加有接地电位的电容器C23e、为构成反相器而级联连接的p沟道MOSFET T31及n沟道的MOSFET T32。这两个MOSFET T31和T32的栅互相连接，并且此部分同电容器C23a、C23b、C23c、C23d、C23e的另一端连接。在此场合，p MOSFET T31和n MOSFET T32的源之间所加的电源电压Vdd的1/2设计为反相器的阈电压。也即当反相器的输入电位不超过Vdd/2时，第3位b1为“1”，而当输入电位超过Vdd/2时则反转为“0”。
第4阈值电路24的构成包括一端加有线性“相加和”zi的电容器C24a、一端加有由第1阈值电路21输出的MSB b3的电容器C24b、一端加有由第2阈值电路22输出的第2位b2的电容器C24c、一端加有由第3阈值电路23输出的第3位b1的电容器C24d、一端加有电源电压Vdd的电容器C24e、一端加有接地电位的电容器C24f、为构成反相器而级联连接的p沟道MOSFET T41及n沟道的MOSFET T42。这两个MOSFET T41和T42的栅互相连接，并且此部分同电容器C24a、C24b、C24c、C24d、C24e、C24f的另一端连接。在此场合，p MOSFET T41和n MOSFET T42的源之间所加的电源电压Vdd的1/2设计为反相器的阈电压。也即当反相器的输入电位不超过Vdd/2时，第LSB b0为“1”，而当输入电位超过Vdd/2时则反转为“0”。
另外，量化单元11的反相器也可由奇数级多级连接而构成。
如在如此构成的量化单元11上输入具有多值电位“-6～6”的线性“相加和”zi，则输出为如图6所示量化单元输出的4位的数据b3～b0。例如，线性“相加和”zi的电平为“-6”时，输出为“0000”的4位数据，线性“相加和”zi的电平为“0”时，输出为“0110”的4位数据，线性“相加和”zi的电平为“6”时，输出为“1100”的4位数据。
但是，因为线性“相加和”zi的多值电平的数目对“-6～6”而言为13个电平数，所以利用从“0000”增加到“1100”可以表示13种的数据。此时，多值电平的“0”与4位数据“0110”对应。
另外，多值电平“0”也不限定用“0110”表示，也可以用“0111”～“1001”的任何的4位数据来表示。在改变对应于多值电位“0”的4位数据时，要根据对应于多值电位“0”的4位数据，改变确定的补偿电位的值，并同时要与之相应地改变逻辑单元31的构成。
此外，由图5可知，量化单元11的电源为单电源而使其构成可以简化。比如，多值电平“0”时的输入电位可以不是0伏而是经过补偿的确定电位。其一例示于图14。图14示出的是4进制多值输入xi、yi和表示多值加法运算最后输出的线性“相加和”si的多值各数值的电位例。在图14所示的例子中，电源电压为Vdd时表示多值电位数值“3”的电位中央值设为7/8Vdd，其范围设为±dV1(Vdd/16)。以下，每当数值减小时，表示数值的电平中央值减少Vdd/8。其中对任意一数值其范围都为±dV1(＝Vdd/16)。
另外，在图15中示出表示4进制多值输入xi、yi的线性“相加和”zi的数值“-6～6”的电位一例。由于线性“相加和”zi输入到量化单元11，也可以说图15示出量化单元11的量化电平。在图15所示的示例中，电源电压为Vdd时表示多值电平数值“6”的电位的中央值为25/32Vdd，其范围为大于25/32Vdd-dV2(＝24/32Vdd)。以下，每当数值减少时，表示数值的电位中央值减少Vdd/16。但是，除“-6”外，其范围都为±dV2(＝Vdd/32)。此外，数值“-6”的范围小于1/32Vdd+dV2(＝2/32Vdd)。
但是，图14所示的数值“0”的中央值为4/8Vdd，而图15所示的量化单元11的量化电位数值“0”的中央值为13/32Vdd，较前者低3/32Vdd的电平。如果就按原样将线性“相加和”zi输入量化单元11，则由于作为参考电位的电位不等，会产生误差。于是，为了不产生误差，在加法单元10中，在反相放大器A11上施加补偿电压Voff。并且，由于反相放大器A11的输入端子的电压受到Vdd/2电压的偏置，此补偿电压Voff为Vdd·(1/2+3/32)＝19/32Vdd。
通过在反相放大器A11上施加此补偿电压Voff，可使输出的线性“相加和”zi的输出电位一致。
另外，多值输入xi、yi为4进制的场合的加法单元10的输出所输入的量化单元11和逻辑转换单元12的构成示于图7。
如此图所示，量化单元11将线性“相加和”zi量化而输出与线性“相加和”zi的电平相应的b3～b0的4个位。此4位b3～b0的数据输入到由逻辑单元31和两个加法单元32、33组成的逻辑转换单元12。由逻辑单元31输出由3位组成的“中间和”数据w0、w1、w2和由2位组成的进位数据c0、c1。于是，由3位组成的“中间和”w0、w1、w2输入第2个DA转换器33(DAC3)，输出“中间和”w1，而由2位组成的进位数据c0、c1输入到第1个DA转换器32(DAC2)并输出进位c1。
其次，逻辑单元31的详细构成如图8所示。此逻辑单元31由2个反相器INV1、INV2、3个与门AND1、AND2、AND3、3个非反相逻辑元件NIN1、NIN2、NIN3、1个或门OR1组合而成，可满足如下所示的逻辑式：
w0＝b0，w1＝b1，w2＝b2*反相b1*反相b0
c0＝b2*(b0+b1*反相b0)，c1＝b3
另外，构成逻辑单元31的逻辑元件，比如，由作为电压型电路的CMOS数字电路构成。
在图9中示出的转换表示出图8所示的逻辑单元的4位输入数据b3、b2、b1、b0，输出的“中间和”w0、w1、w2，和进位数据c0、c1之间的关系。此转换表表示的是根据上述逻辑式对4位数据b3、b2、b1、b0进行转换的“中间和”数据w0、w1、w2以及进位数据c0、c1。
于是，由逻辑单元31输出的“中间和”数据w0、w1、w2输入到第2DA转换器33，而进位数据c0、c1输入到第1DA转换器32。
此第1DA转换器32的详细构成示于图10，第2DA转换器33的详细构成示于图11。
如图所示的第1DA转换器32的构成做成为电压型电路，且包括由CMOS反相器构成的反相放大器A41、连接到反相放大器A41的输入边的3个电容器C41、C42、C43、和连接在反相放大器A41的输入和输出之间的电容器C44。另外，电容器C41、C42、C43、C44的电容值比率为1∶2∶1∶8。在电容器C41、C42上分别施加进位数据c0、c1，而在电容器C43上施加用于调整输出的进位-c的电压电平的补偿电压Voff2。
此补偿电压Voff2的电压电平为电源电压Vdd，并且由于倒相放大器A41的设计为使输入端子的电位Vb为Vdd/2，所以进位-c的电位会移位-(Vdd-Vdd/2)*1/8＝-Vdd/16。
由此，进位c的数值“-1，0，1”的电位如图16的上段所示。此进位c的电位将等于对应多值输入xi、yi的数值的电位。
另外，图11所示的第2DA转换器33为电压型电路，其包括由CMOS反相器构成的反相放大器A51、连接于反相放大器A51的输入边的4个电容器C51、C52、C53、C54和连接于反相放大器A51的输入和输出之间的电容器C55。另外，电容器C51、C52、C53、C54、C55的电容值的比率为1∶2∶4∶3∶8。在电容器C51、C52、C53上分别施加“中间和”施加w0、w1、w2，而在电容器C54上施加的是用于调整所输出的“中间和”-w的电压电平的补偿电压Voff3。
此补偿电压Voff3的电压电平为电源电压Vdd，并且由于倒相放大器A51的设计为使输入端子的电位Vb为Vdd/2，“中间和”-w的电位会移位-(Vdd-Vdd/2)*3/8＝-3Vdd/16。
由此，“中间和”-w的数值“-2，-1、0，1、2”的电位如图16的下段所示。此“中间和”-W的电位将等于对应多值输入xi、yi的数值的电位。
上述的第1DA转换器32及第2DA转换器33并不限于图10及图11所示的构成，也可按图12和图13所示构成。下面说明图12所示的第1DA转换器32的另一构成例及图13所示的第2DA转换器33的另一构成例。
图12所示的第1DA转换器32的构成与图10所示的第1DA转换器32的构成比较，其构成的不同之处在于根据进位数据c0、c1的值而选择电源电压Vdd或接地电压GND并分别施加于电容器C41、C42。具体而言，在进位数据c0取“1”值时，在进位数据c0作为选择信号施加于其上的多路转换器MUX1中选择电源电压Vdd而输出。并且，在进位数据c0取“0”值时，在多路转换器MUX1中选择接地电压GND而输出。
在进位数据c1作为选择信号施加于其上的多路转换器MUX2中也同样如此，在进位数据c1取“1”值时，在多路转换器MUX2中选择电源电压Vdd而输出，在进位数据c1取“0”值时，在多路转换器MUX1中选择接地电压GND而输出。
这样，通过将利用多路转换器MUX1、MUX2选择的电源电压Vdd或接地电压GND分别施加于C41、C42就可以防止进位数据c0、c1信号电平的劣化。因为图12的其他构成与上述图10所示的构成相同，故其说明省略。
另外，图13所示的第2DA转换器33的构成与图11所示的第2DA转换器33的构成比较，其构成的不同之处在于根据“中间和”数据w0、w1、w2的值而选择电源电压Vdd或接地电压GND并分别施加于电容器C51、C52。具体而言，在“中间和”数据w0取“1”值时，在“中间和”数据w0作为选择信号所施加的多路转换器MUX10中选择电源电压Vdd而输出。并且，在“中间和”数据w0取“0”值时，在多路转换器MUX10中选择接地电压GND而输出。
在“中间和”数据w1作为选择信号施加于其上的多路转换器MUX11中或在“中间和”数据w2作为选择信号施加于其上的多路转换器MUX12中也同样如此，在“中间和”数据w1、w2取“1”值时，在多路转换器MUX11、12中选择电源电压Vdd而输出。在“中间和”数据w1、w2取“1”值时，在多路转换器MUX11、12中选择接地电压GND而输出。
这样，通过将利用多路转换器MUX10～MUX12选择的电源电压Vdd或接地电压GND分别施加于电容器C51、C52、C53就可以防止“中间和”数据w0～w2信号电平的劣化。因为图13的其他构成与上述图11所示的构成相同，故其说明省略。
但是，在本发明的多值加法器中使用的是具有电容器的电路，因而，就存在如果电容器上有电荷残留就会在多值加法运算中产生误差的担心。所以，在图17中示出具有消除电容器残留电荷的刷新功能和更进一步降低反相器的耗能的低耗电休眠功能的加法电路。此加法电路在直接适用于上述本发明的多值加法器的加法单元10、输出加法单元2、第1DA转换器33的同时，通过去掉有关反馈电容器的构成部分也可用于量化单元11。
下面，说明图17所示的加法电路。在此加法电路中设置有在第1输入电容器Cin1上施加第1多值输入电压Vin1的第1开关SWin1和在第1输入电容器Cin1上施加参考电位Vref的第2开关SWri1，同时在反相器INV的输入和输出之间连接有使反馈电容器Cf短路的第3开关SWr。另外设置有使第1输入电容器Cin1的输入边接地的第4开关SWsi1。并且，在反馈电容器Cf的反相放大器INV的输出边的端子上设置有用于与控制反相放大器INV的输出和反馈电容器Cf的输出边连接的第5开关SWf、用于与控制反馈电容器Cf的输出边的端子和参考电位Vref连接的第6开关SWrf、以及用于与控制反馈电容器Cf的输出边的端子和接地连接的第7开关SWsf。
另外，还设置有在第2输入电容器Cin2上施加第2多值输入电压Vin2的第8开关SWin2和在第1输入电容器Cin1上施加参考电位Vref的第9开关SWri2，同时还外设置有使第2输入电容器Cin2的输入边接地的第10开关SWsi2。
在如此形成的加法电路中，当第1开关SWin1、第8开关SWin2、以及第5开关SWf处于导通状态，而所有其他的开关打开状态的常态时，第1多值输入电压Vin1输入到第1电容器Cin1，而第2多值输入电压Vin2输入到第2电容器Cin2使之相加，相加的结果由反相器INV的输出端子作为Vout输出。
于是，在第1开关SWin1、第8开关SWin2及第5开关SWf打开的同时，第4开关SWsi1、第10开关SWsi2和第7开关SWsf打开，第2开关SWri1、第9开关SWri2、第6开关SWrf及第3开关SWr闭合之时，在第1输入电容器Cin1、第2输入电容器Cin2的输入边以及反馈电容器Cf的输出边上施加参考电位Vref。并且，由于反相放大器INV的输入边和输出边短路，所以第1输入电容器Cin1、第2输入电容器Cin2及反馈电容器Cf上积蓄的残留电荷被消除而进行刷新。此时，上述反相放大器INV的输出是参考电位Vref。
另外，参考电压Vref是电源电压Vdd的1/2的电压。
并且，在第1开关SWin1、第8开关SWin2及第5开关SWf打开的同时，第2开关SWri1、第9开关SWri2、第6开关SWrf和第3开关SWr打开、第4开关SWsi1、第10开关SWsi2及第7开关SWsf闭合之时，此加法电路处于休眠状态。即反相放大器INV在不连接反馈电容器Cf的同时，成为输入连接于接地电位的CMOS反相器电路，工作于饱和状态。所以，构成反相器的CMOS反相器电路的耗电程度可以忽略。此外，即使用电源电位Vdd代替接地电位加于各电容器的一端，也可以同样地变成低耗电的休眠状态。
另外，通过利用刷新信号或休眠信号控制第1开关Swri1～第10开关SWsi2打开/闭合而对上述刷新动作或休眠动作进行控制。
另外，在上面的说明中是以4进制数的多值输入为例进行说明，但本发明并不限于此种情况，也可以实现任意进制数的多值加法器。
还有，上面说明的本发明的多值加法器的各单元是由电压型电路构成的，图中示出本发明的多值加法器的单电源的电压型电路也可改由正负电源的电压型电路构成。此时，因为可以将多个正负数数值分配给正负电位，所以不必施加补偿电压。
并且，反相器构成的反相放大器及阈值电路内的反相器是由一级构成的，但本发明并不受此限制，也可将奇数个反相器通过级联连接而构成。
另外，与上面说明的多值的数值对应的电位只举出了一个例子，但本发明并不限于此一个电位，可以将任意的电位分配给各个数值。
根据本发明的多值加法器，包括由电压型电路构成的加法单元、量化单元、逻辑转换单元和输出加法单元，所以几乎无电流流过，并行加法单元几乎不消耗电力。因此，可以得到耗电极低的SD数的多值加法器。
另外，如果使构成多值加法器的各单元具备休眠功能，可进一步降低能耗。并且，如果使使构成多值加法器的各单元具备刷新功能，则可使电容器上残留的电荷放出，从而可消除残留电荷的有害作用。
下面根据附图20～24对本发明的通信方式的一实施例进行说明。其中对同一或相当部分采用同一标号。
在图20中，作为乘法电路而构成的加权加法电路MUL备有由输出端子合并起来的由多个电容器C1～Cn组成的电容耦合、分别连接到各电容器的输入端子并将模拟输入电压(Vd-Ai)或参考电压VREF连接到各该电容器的多路转换器MUX1～MUXn、连接到上述电容耦合的输出端的反向放大电路I2、和将此反向放大电路的输出与其输入连接的反馈电容器CF2，并实现上述式(1)的乘法计算(加权计算)。
取样保持电路SH连接到加权加法电路MUL的输入端，此取样保持电路的输出端(以节点N表示)上连接有与电容耦合并联的附加的电容负荷VL。图21示出附加电容负荷VL。
在图21中，负荷VL中的电容器C21、C22的1端子分别通过多路转换器MUX21、MUX22与N节点连接，电容器的另一端子与参考电压VREF连接。多路转换器MUX21、MUX22将上述1端子与节点N或参考电压VREF连接，在选择参考电压时，其两端与VREF连接。反向放大电路I2的输入端子经常保持参考电压，电容器C21、C22上施加与电容耦合的输出边相等的电压。
设多路转换器MUX1～MUXn的控制信号为CTRL1，多路转换器MUX21～MUX22的控制信号为CTRL2，并设电容耦合的加权为7位的2进制数，则CTRL1可利用上述的标号以B1～B7表示。于是，假设使C21的电容等于Cn-2＝C5，C22的电容等于Cn-1＝C6，将MUX21连接到节点N上的信号为上述B6的反相，将MUX22连接到节点N上的信号为上述B7的反相。
此时的节点N上加有由电容耦合产生的电容负荷和附加电容负荷L2的合计负荷。其中
L2＝24· B6+25· B7 (式3)两者总和的全负荷Lt如式(4)所示。
图22为示出该负荷特性的曲线图，可以看到全负荷变动受到抑制。另外，如果附加电容负荷内设置更多电容器，从而可生成更多级的附加电容，则可使全负荷更为均匀。
另外，假设使C21的电容等于Cn-1＝C6，C22的电容等于Cn＝C7，将MUX21连接到节点N上的信号为 [外1]，将MUX22连接到节点N上的信号为 [外2]，则附加电容负荷L2、全负荷Lt如式(5)、(6)所示。
L2＝25·(B6· B7)+26·( B6· B7) (式5)另外，其负荷特性如图23所示。根据此构成，虽然与图22的特性比较负荷的变动减小，但要求更大的附加电容负荷，电路的规模扩大。
如前所述，因为本发明的加权加法电路对电容耦合以并联方式连接可变的附加电容负荷，并根据电容耦合的负荷状况控制附加电容负荷，从而对前级电路的电容负荷的变动受到抑制而得到良好的效果。